在Altium Designer (AD) 进行PCB设计时，对晶振电路的铜箔（走线和铺铜）处理至关重要，因为它直接关系到时钟信号的稳定性和系统的抗干扰能力。以下是用中文回答的关键处理要点：

1. 优先布局 & 最短走线：

   • 将晶振（XTAL）放置在离其负载（通常是微控制器、处理器、专用时钟芯片的时钟输入引脚）尽可能近的地方。
   • 晶振输出引脚（CLK_OUT） 到负载引脚的走线必须最短、最直接。避免不必要的弯曲或绕路。

2. 负载电容就近放置：

   • 晶振的两个负载电容（C1, C2）必须紧邻晶振的两个引脚放置。
   • 电容的接地引脚（GND）应直接、短距离地连接到晶振下方的接地面（参考第4点）。
   • 电容到晶振引脚的走线尽量短且对称。

3. 包地处理：

   • 在晶振（包括负载电容）及其走线（尤其是时钟输出线）周围，使用地线（GND）进行包地（Guard Ring/Trace）。
   • 在包地线上间隔放置过孔（Via），将其连接到PCB内层的完整地平面（GND Plane）。过孔间距建议在λ/20（信号波长/20）以内，或通常取150-200mil (3.8-5mm) 左右。
   • 包地线的作用是提供一个低阻抗的回流路径，并屏蔽时钟信号免受外部噪声干扰，同时阻止时钟噪声辐射出去干扰其他电路。

4. 晶振下方铺铜处理（关键！）：

   • 顶层（晶振所在层）： 在晶振本体（外壳）正下方区域，禁止任何信号线穿过。铺铜（GND）应与晶振引脚/焊盘保持一定距离（通常是满足制造能力的间距，如0.2mm或0.3mm）。晶振外壳下方的铺铜应挖空（Polygon Pour Cutout）。
   • 地层（所有层）： 在晶振本体正下方的所有地层（通常是第2层或相邻地层），必须进行较大范围的挖空处理（Split Plane / Copper Pour Cutout），形成一个“禁区”（Keepout Zone）。挖空区域应比晶振本体轮廓大一圈（例如，每边大1-2mm）。
   • 为什么挖空：
     • 降低寄生电容： 晶振内部是石英晶体和微小电极，下方存在大面积铜皮（尤其是地平面）会增加寄生电容，可能导致晶振频率偏移、不起振或稳定性下降。
     • 减少热耦合： 防止PCB工作时的热量通过铜皮传递影响晶振频率。
     • 避免天线效应： 大面积铜皮在特定频率下可能形成谐振腔或天线，影响晶振性能或增加辐射。
   • 负载电容下方： 负载电容下方的铺铜（地）不需要挖空，保持完整地平面连接利于电容滤波效果。
   • 挖空区域的边界接地： 在挖空区域外围，通过过孔连接到完整的地平面，确保包地效果和信号回流路径完整性。

5. 走线规则：

   • 线宽： 使用合适的线宽（通常不需要特别宽，如6-10mil），优先考虑阻抗控制（如果高速）或制造能力。
   • 避免直角走线： 使用45°角或圆弧走线以减少反射。
   • 等长要求（对差分晶振）： 如果是差分晶振（如LVDS晶振），两根时钟线（+/-）必须严格等长，并保持紧密耦合（平行、间距一致）。
   • 禁止过孔： 晶振输出引脚到负载引脚的时钟线尽量避免使用过孔（增加寄生电感和阻抗不连续）。如果必须使用，数量要尽可能少（最好≤1个），并确保良好的通孔工艺。
   • 远离高速/噪声源： 晶振走线必须远离开关电源、电感、MOSFET、高速数字信号线（如DDR总线）、模拟前端等可能产生强噪声的区域。保持足够的间距（3W原则或更远）。

6. 晶振外壳接地：

   • 如果晶振有金属外壳（通常有独立的地引脚或焊盘），务必将其连接到系统GND。连接路径应短且粗（可通过多个过孔）。
   • 这个接地点应连接到晶振下方挖空区域外围的完整地平面（参考第4点），而不是直接连接到负载电容的接地点或晶振信号引脚附近的小面积铜皮（避免形成小环路）。

7. 完整地平面：

   • 确保晶振电路下方（挖空区域外围）和整个时钟路径下方存在一个完整、低阻抗的地平面（GND Plane） 作为信号回流路径。
   • 避免晶振及其关键走线跨过地平面的分割槽。如果必须跨分割，应在跨接点附近放置桥接电容。

总结AD PCB软件操作关键点：

1. 布局： 将晶振、负载电容紧靠时钟输入引脚放置（快捷键拖动）。
2. 铺铜挖空：
   • 在晶振本体下方所有层（Top和GND层）创建铺铜挖空区（Polygon Pour Cutout）。
   • 在负载电容下方保留完整的地铺铜（Polygon Pour）。
3. 包地： 在晶振和时钟线周围手动布线一圈GND线（Place > Line），并打接地过孔（Place > Via）。或使用更高级的包地功能（如有）。
4. 走线： 优先布线时钟线（交互式布线：Route > Interactive Routing），确保最短、避免过孔、包地内走线。
5. 规则设置（可选但推荐）：
   • 为晶振时钟线设置更高的优先级（Routing Priority）。
   • 设置晶振区域为禁止布线区（Room或Keepout）。
6. 检查： 使用DRC（设计规则检查）验证间距、短路、开路。目视检查挖空区域、包地过孔、走线路径是否符合上述要求。

遵循这些原则，并在AD PCB软件中精细操作铜箔（走线和铺铜），能最大程度保障晶振电路的稳定性和整个系统的电磁兼容性（EMC）。