100g以太网pcb布线规则

好的，100G以太网（通常指基于IEEE 802.3bj/cd/ck等标准的100GBASE-KR4, CR4, CR10等，单通道速率25Gbps或28Gbps）的PCB布线规则非常严格，对信号完整性要求极高。以下是关键的中文布线规则和注意事项：

核心目标： 最小化信号损耗、控制阻抗、减少串扰、保证时序。

一、物理层规则

差分对布线：
- 严格等长： 差分对内两根信号线（P和N）的长度必须严格匹配。通常要求长度差控制在 5 mils (0.127mm) 以内，甚至更严格（如2-3 mils）。这是保证信号质量、抑制共模噪声的关键。
- 紧耦合： P和N线在整个走线路径上应保持恒定且紧密的间距。间距变化会导致阻抗突变和模式转换。
- 间距： 差分对之间的间距（Pair-to-Pair Spacing）必须足够大，以最小化串扰。一般规则是间距 ≥ 3倍差分线宽（3W）或 ≥ 4倍线到参考平面的高度（4H），取两者中较大值。在空间允许的情况下，5H或更大更安全。避免长距离平行走线。
- 避免交叉和分支： 严禁差分对交叉或分叉走线。
阻抗控制：
- 目标阻抗： 单端阻抗通常为50Ω，差分阻抗为100Ω ±10%（甚至要求±5%）。这是IEEE标准的要求。
- 精确计算： 使用专业的PCB叠层设计工具（如Polar SI9000）根据具体的板材（介电常数Er, 损耗因子Df）、层厚、线宽、线距、铜厚精确计算阻抗。
- 一致性： 阻抗必须在整个走线长度上（从发送端到接收端，包括过孔区域）保持高度一致。任何不连续点（如过孔、连接器、测试点）都是潜在的阻抗突变源。
过孔设计：
- 最小化数量： 尽可能减少差分对使用的过孔数量。每个过孔都会引入阻抗不连续、损耗和潜在的反射/谐振。
- 优化结构：
  - 背钻/反钻： 强烈推荐！ 对信号过孔进行背钻，移除信号层下方未连接的过孔残桩。残桩长度应< 10 mils (0.25mm)，理想是<5 mils。这是减少残桩谐振和损耗的关键技术。
  - 小孔径： 使用尽可能小的钻孔直径（如6-8 mils）。
  - 焊盘尺寸： 使用尽可能小的焊盘（Anti-pad）尺寸，但需满足制造能力。
  - 反焊盘： 在过孔穿过非连接参考平面时，在参考平面上围绕过孔设置足够大的反焊盘（通常比钻孔直径大20-30 mils），以减小寄生电容，维持阻抗。
  - 地孔： 在信号过孔附近（<50 mils）放置接地过孔（通常1-2个），为返回电流提供低阻抗路径，减少阻抗突变和辐射。这些地孔应连接到信号过孔参考的同一地平面上。
- 差分过孔对称性： 一对差分信号过孔应尽量靠近，并保持对称布局。
参考平面：
- 完整连续： 高速差分线下方和上方必须有完整、无分割的参考平面（通常是GND，有时是电源层但需特别设计）。参考平面为信号提供低阻抗的返回路径。
- 避免跨分割： 绝对禁止差分线跨越参考平面上的分割槽（如电源分割区）。如果必须跨分割，需在跨接点附近放置缝合电容（如0.1uF），但这是下策，应尽量避免。
- 20H规则： 电源平面边缘应比地平面边缘内缩至少20倍平面间距（20H），以减少边缘辐射。
走线（蛇形线）：
- 必要性： 当需要补偿不同差分对之间的长度差异时使用。
- 方式： 使用幅度大、弧度平缓的弧形走线或45度角走线。严禁使用90度直角走线（会导致阻抗突变和辐射）。
- 间距： 蛇形线内相邻线段间距应≥ 3W，最好≥4W，以减少自耦合和串扰。
- 位置： 尽量将蛇形线放在信号路径中信号质量相对不敏感的区域（如靠近发送端）。
连接器和接口：
- 高速专用连接器： 必须使用专为25Gbps+速率设计的高速连接器（如SFP28, QSFP28, CXP, CDFP等）。
- 引脚映射与布线： 严格按照连接器厂商推荐的引脚映射和布线指导进行设计，特别注意差分对分配和地针分布。
- 引脚区域布线： 连接器引脚扇出区域是信号完整性最脆弱的部分。保持差分对紧耦合，长度匹配，参考平面连续，并遵循连接器手册的布线建议（如需要短桩线）。
- 接地： 确保连接器有充足的低感接地。

二、电气特性规则

损耗控制：
- 低损耗板材： 至关重要！必须选用低损耗（Low-Loss）或超低损耗（Very Low-Loss）板材，如Rogers, Megtron 6/7, Tachyon, I-Speed等。普通FR4的损耗在25Gbps下通常过高。关注板材的Df值**，越低越好。
- 走线长度： 在满足系统架构的前提下，尽量缩短走线总长度。损耗与长度成正比。
- 表面处理： 选择低粗糙度的表面处理工艺，如沉银、沉锡、ENEPIG，避免高损耗的喷锡。铜箔粗糙度也是关键因素（HVLP/VLP铜箔）。
串扰控制：
- 增大间距： 这是最有效的方法（见物理层规则1）。
- 正交布线： 当不同组（不同通道）的差分线必须交叉时，尽量使其垂直交叉（90度）。
- 隔离： 在空间允许的情况下，在关键的高速差分对组之间增加额外的隔离带（Guard Trace）或利用地层进行隔离。隔离带上打密集地孔。
- 避免长距离平行： 不同通道的差分对避免长距离平行走线。
电源完整性：
- 低阻抗电源分配网络： 为高速SerDes芯片（PHY）提供非常干净、低噪声、低阻抗的电源。这需要：
  - 使用多层板，有专用的电源层和地层。
  - 在芯片电源引脚放置多组不同容值的去耦电容（如10uF, 1uF, 0.1uF, 0.01uF），并尽量靠近芯片引脚放置（特别是高频小电容）。遵循芯片厂商的推荐。
  - 使用电源平面或宽电源走线，减小电源路径电感。
- AC耦合电容：
  - 放置在发送端或接收端（遵循芯片要求）。
  - 选择高频特性好、容值精准（如0402, 0201尺寸的NP0/C0G陶瓷电容）、低ESL的电容。
  - 对称放置，尽量靠近发送/接收芯片引脚。
  - 电容下方的参考平面必须完整（GND），避免跨分割。

三、制造与材料

叠层设计：
- 与PCB制造商紧密合作，根据选定的板材、目标阻抗、损耗要求设计叠层结构。
- 确保关键高速信号层（通常是最外层或紧邻地平面的内层）有良好的参考平面。
- 考虑对称叠层以减小板翘。
线宽/线距公差：
- 与制造商明确线宽、线距、介质厚度的加工公差（通常要求±10%或更严），并在阻抗计算时考虑公差影响。
玻纤效应：
- 对于内层走线，与制造商沟通，选择能最小化玻纤编织效应的玻璃布类型（如1067, 1080等平整性好的布）或采用偏移设计。这可以避免因玻璃纤维束和树脂区域介电常数差异导致的阻抗局部波动和损耗增加。

四、其他重要考虑

测试点：
- 如果必须添加测试点（如ICT），应使用专用的高带宽、低电容、低电感**的测试点（如微同轴连接器）。普通测试点会严重破坏信号完整性。
- 最好通过仿真评估测试点的影响，并尽量将其放置在链路中相对不敏感的位置。
- 避免在高速差分线上直接放置测试焊盘。
仿真验证：
- 前仿真： 在PCB布局布线前，使用SI仿真工具（如ADS, HFSS, SIwave, HyperLynx）进行拓扑结构、端接方案、预加重/均衡设置、损耗预算、串扰预算的仿真。
- 后仿真： 在PCB布局布线完成后，提取实际走线的参数模型（S参数），进行全面的信号完整性（眼图、抖动、BER）和电源完整性仿真。这是确保设计成功必不可少的步骤。
设计规则检查：
- 使用PCB设计软件的DRC功能，严格检查上述规则（线宽、线距、差分对内长度差、差分对间间距、过孔间距、参考平面完整性等）。