cadence pcb内电层分割

在 Cadence Allegro PCB Designer 中进行内电层（通常是负片层）分割是一个常见且重要的操作，用于在同一内电层上定义多个不同电压（或多个地平面）的区域。以下是详细的步骤和关键注意事项，请严格按照流程操作：

? 核心概念：内电层分割本质就是在负片上绘制隔离带（Anti Etch），将铜皮分割成不同的区域，并为每个区域分配相应的网络。

主要操作步骤：

确认层叠结构与层类型：
- 打开 Setup -> Cross-section。
- 确认你需要分割的那个内层（如 Internal Plane 1）的 Type 设置为 Negative（负片）。这是进行分割操作的前提。
进入分割平面层（Split Plane）模式：
- 在顶部菜单栏选择 Shape -> Polygon（或者有时更推荐直接使用 Shape -> Polygon 然后选择正确的层，但对于分割负片，专门的命令更清晰）。?️
- 更直接的方式是使用菜单命令：Shape -> Split Plane -> Create。这是专门用于负片分割的命令。
- 推荐路径： Shape -> Polygon，然后在右侧控制面板的 Options 标签页中，将 Active Class and Subclass 设置为 Anti Etch 和你需要分割的内电层（如 ETCH/Internal Plane 1）。
设置分割线（Anti Etch）属性：
- 在 Options 面板（通常在屏幕右侧）：
  - Segment Type: 选择 Line（直线）或 Polygon（多边形）根据需要（通常用 Line 手动绘制边界）。
  - Net: 这里暂时不需要选择网络（网络是在后面分配给分割区域时设置的）。
  - Width: 设置隔离带（Anti Etch）的线宽。这个线宽决定了最终两个分割区域之间隔离间隙的宽度。它必须大于等于你的布线规则中 Same Net Spacing 和 Different Net Spacing 设置的最小值（通常需满足 Different Net Spacing 要求），否则会报DRC错误。建议设置为比最小间距要求稍大一点。 (例如，最小间距是8mil, 可设为10mil)。
  - Grid Spacing: 建议设置为 0 关闭，避免吸附到网格影响绘制精度。
  - Thermal Relief Connect: 对于分割操作本身，此设置通常无关紧要，保持默认即可（最终过孔/引脚连接方式在后续约束管理器中设置）。
绘制分割边界（Anti Etch Line）：
- 在画布上，找到需要分割的区域边缘（通常是板框内缩一定距离的边界，或者已有过孔/引脚的位置）。
- 像绘制走线一样，点击鼠标左键放置顶点，绘制一条连续的、闭合的线条（起点和终点必须相连）。这条线会显示为一条细线（颜色取决于你的层颜色设置）。
- 这条线定义了不同电源/地平面区域的物理边界。
- 技巧：
  - 可以利用板框（Outline）作为部分边界。
  - 可以沿着器件的引脚或已有的过孔外围绘制。
  - 确保边界线是连续的闭合环，不能有缺口或断点，否则分割会失败或产生错误区域。
  - 按住 Shift 键可以强制绘制水平/垂直线。
分配网络给分割区域：
- 绘制完一个闭合的分割边界后，系统会自动在边界内部创建一个平面区域。
- 方法：
  - 方式一 (分割后自动弹出)： 绘制完闭合线段后，Allegro 通常会弹出一个 Select a net 窗口。
  - 方式二 (手动分配)： 如果没有自动弹出，或者你需要更改网络，使用命令 Shape -> Select Shape or Void/Cavity（或点击工具栏对应图标）。点击你刚刚创建的分割区域（注意是点击区域内部，不是边界线）。
  - 在右侧 Options 面板中找到 Assign Net 部分（如果没有出现，选中区域后按 Q 键打开属性窗口）。
  - 点击 Net 下拉框，选择该区域应该连接到的网络（如 VCC_3V3, VCC_5V, GND 等）。
  - 按回车确认。
  - 关键： 确保区域内的过孔/引脚的网络与该区域的网络匹配或兼容（不同网络则需要隔离）。
重复操作完成分割：
- 根据需要，重复步骤 2 - 5，绘制其他分割边界并为每个新创建的区域分配正确的网络。
- 内电层可以被分割成多个独立的区域。
编辑现有分割：
- 移动/修改分割边界：
  - 使用 Shape -> Vertex 或 Shape -> Edit Boundary 命令，选中分割边界（Anti Etch Line）。你可以拖动顶点来修改边界形状。
- 删除分割：
  - 使用 Shape -> Delete Islands 命令（或手动选择区域按 Delete 键）可以删除不需要的分割区域。删除区域后，该区域会自动与相邻的未分配区域或板框外的区域合并（取决于删除的位置）。也可以选择分割边界（Anti Etch Line）按 Delete 键删除边界线，通常也会删除对应的区域。
- 修改区域网络：
  - 选中区域，在 Options 面板或 Q（属性）中重新选择网络。
检查与验证：
- 目视检查：
  - 使用 Display -> Color/Visibility (Ctrl + F5) 确保 Anti Etch 层和对应的 Internal Plane 层可见。
  - 检查所有分割边界是否闭合、无交叉或重叠（除非故意设计）。
  - 检查每个区域的网络分配是否正确。
  - 检查隔离带宽度是否足够。
- 验证电源连接：
  - 使用 Logic -> Identify DC Nets 或 Tools -> Reports 中的 Connectivity 报告检查电源网络是否正确连接到各自的分割平面区域。
  - 使用 Display -> Show Rats -> Net 查看相关网络，确保所有需要连接到该平面层的引脚/过孔都落在正确的分割区域内。
- 运行 DRC:
  - 最重要的一步！ 运行全面的设计规则检查：Tools -> Quick Reports -> DRC Report 或使用工具栏上的 DRC 检查图标。
  - 特别关注以下错误：
    - ANTIETCH_GAP / SPACING：分割边界（Anti Etch）宽度小于设定的最小间距规则。
    - SHAPE_TO_SHAPE_SPACING：不同网络的分割区域之间间距不足。
    - PIN_NOT_GROUNDED / PIN_NOT_POWERED：引脚没有连接到正确的平面（可能落入了错误的分割区域或被隔离带隔离）。
    - HANGING_SHAPE / HOLLOW_SHAPE：存在孤立的铜皮碎片或不合理的空心区域（通常需要删除孤岛 Shape -> Delete Islands）。
  - 必须解决所有DRC错误才能确保设计正确！ ?

关键注意事项（极易出错！）：

负片类型： 分割操作只对 Type 为 Negative 的内层有效。
闭合边界： 分割线 必须严格闭合。任何缺口都会导致分割失败或产生意外的区域和短路风险。
隔离带宽度： 设置的 Anti Etch 线宽 必须大于等于 PCB 约束管理器（Constraint Manager, Ctrl + Alt + C）中设置的 Spacing -> Different Net 规则的最小值（通常就是 Same Layer 下不同类型对象间距的最小值）。否则 DRC 必然报错。强烈建议留有余量。
网络分配： 务必为每个创建的分割区域准确分配网络。未分配网络的区域通常是错误的来源。
引脚/过孔网络匹配： 落在某个分割区域内的引脚或过孔的网络必须与该区域的网络相同（如果是电源地），或者是允许连接到该平面的信号（如GND上的去耦电容接地脚）。如果引脚/过孔的网络与所在区域网络不同且不兼容，它们会被隔离带隔开而无法连接（通常导致 PIN_NOT_POWERED 错误）。仔细核对！
消除孤岛： 分割后常会产生一些小的、孤立的铜皮碎片（Islands）。这些碎片通常没有网络连接，可能引起EMI问题。务必使用 Shape -> Delete Islands 命令删除它们（在命令的 Options 面板中可以选择删除所有孤岛或仅删除未连接的孤岛）。
避免锐角： 尽量使用钝角或圆角过渡绘制分割边界，避免尖锐直角，这有助于提高电流分布均匀性和减少制造风险。
查阅文档与支持： 不同版本的Allegro界面细节可能略有差异。遇到疑问或困难时，务必查阅Cadence官方文档 (Help -> Documentation) 或在Cadence官方支持社区寻求帮助（如 Cadence Support 或 Cadence Community Forums）。