在 PCB 设计中添加测试点（Test Point）是为了方便后续的生产测试（如 ICT, FCT）、调试和维修。以下是添加测试点的主要原则、方法和注意事项（用中文回答）：

一、添加测试点的原则

1. 可访问性

   • 测试点应布置在 PCB 顶层或底层（优先顶层），方便测试探针接触。
   • 避免被元件、散热器、外壳遮挡，预留足够的探针操作空间（一般直径 ≥ 0.8mm）。

2. 电气隔离

   • 测试点与其他网络（如高压、高速信号）保持安全间距（通常 ≥ 1mm），防止短路或干扰。
   • 避免在高压区域（如电源模块）附近设置测试点。

3. 信号完整性

   • 高速信号（如 HDMI、差分对）的测试点需最短化引线，避免分支线过长影响阻抗。
   • 必要时串联电阻或使用专用测试接口（如 Via Field）。

4. 机械稳定性

   • 测试点形状优先选择圆形焊盘，直径建议 0.8mm ~ 1.5mm（过小易接触不良，过大浪费空间）。
   • 避免将测试点放在 PCB 边缘（易受机械应力损坏）。

二、添加测试点的方法

1. 手动添加（常用）

• 网络直接引出
  在需要测试的网络（如电源、关键信号线）上添加独立焊盘，通过短线引出。

   示例：信号线  ──┬── TP（测试点）
                  └── 目标元件

• 过孔兼作测试点
  将通孔（Via）的焊盘扩大（≥ 0.8mm）并放置在阻焊开窗区，但需确保探针接触稳定（可能需双面开窗）。

2. EDA 工具自动生成

• Altium Designer
  • 使用 Test Point Manager（Tools » Testpoint Manager）自动分配网络并生成测试点。
  • 规则设置：在 Design » Rules » Testpoint 中定义焊盘尺寸、间距等。
• KiCad
  • 通过 添加专用测试点封装（如 TestPoint_Pad），手动放置到网络中。
• Cadence Allegro
  • 在 Testprep 模块中自动生成测试点，并通过约束管理器定义规则。

3. 专用测试结构

• 测试钩（Test Hook）：在高密度区域使用小型弹簧针接口。
• 边界扫描（JTAG）：为复杂 IC 添加 JTAG 测试点，实现多节点联合测试。
• 测试焊盘阵列：在 PCB 空白区集中放置多个测试点，方便飞针测试。

三、关键注意事项

1. 阻焊层开窗

   • 测试点上方必须 去除阻焊油墨（Solder Mask Opening），确保电气接触。
   • 开窗直径建议 ≥ 测试点直径 + 0.1mm。

2. 避免干扰电路

   • 测试点引线不要穿越敏感区域（如晶振、射频电路）。
   • 高阻抗模拟信号测试点需增加保护走线（Guard Trace）。

3. DFT（可测试性设计）要求

   • 电源（VCC/GND）、复位、时钟、关键控制信号必须添加测试点。
   • 数字电路：每个 IC 的使能端、总线信号建议覆盖。
   • 模拟电路：运放输入/输出、参考电压需可测。

4. 双面 PCB 布局

   • 测试点尽量集中在同一面（降低测试夹具成本）。
   • 双面分布时，错开正反面位置，避免探针干涉。

四、测试点布局示例

Top Layer:
[MCU]───[电阻]───TP_CLK◯───[Flash]
                (时钟测试点)

Bottom Layer:
          TP_GND◯───────╮
                        ├─[GND 平面]
          TP_VCC◯───────╯
(电源/地测试点集中放置)

五、验证与输出

1. 生成测试点报告
   • 使用 EDA 工具导出测试点坐标文件（格式如 .txt, .csv），供测试夹具制作。
2. 标注丝印
   • 在测试点附近添加丝印标识（如 "TP_VCC"、"TP3.3V"），方便调试定位。
3. 与 PCB 厂家沟通
   • 明确测试点的工艺要求（如镀金、沉金），确保接触可靠性。

通过合理添加测试点，可以显著提升 PCB 的可测性、降低量产故障率，并加速研发调试过程。务必在设计早期规划测试点布局，避免后期返工！ ?