pcb设计哪一类线要绕等长

在PCB设计中，需要做等长布线（绕等长）的线主要是高速数字信号线，尤其是那些对时序要求非常严格的信号。具体来说，以下类别的线通常需要进行等长处理：

差分对内部：
- 一对差分信号（如USB D+/D-, HDMI TMDS, Ethernet TX+/TX-, PCIe, SATA）的两个单端信号（P和N）之间必须严格等长。
- 目的： 确保差分信号能在接收端同时到达，维持良好的相位关系，最大化共模噪声抑制能力。不等长会严重劣化信号质量和眼图。
相关信号组：
- 存储器接口 (如 DDR3/DDR4/DDR5/LPDDR)： 这是最常见、要求最严格的等长应用。
  - 数据字节通道 (DQ/DQS/DM): 同一字节的所有数据信号（通常8位或9位，包含数据掩码DM）和对应的数据选通信号(DQS/DQS#)需要严格等长。例如，DDR4的一个DQ组的DQ0-DQ7/DM/DQS/DQS#需要等长。
  - 地址/命令/控制组 (ADDR/CMD/CTRL)： 地址线、命令线（如RAS#, CAS#, WE#）和相关控制线（如CS#, ODT）需要等长。它们通常共享同一个时钟（如CK/CK#）。
  - 时钟对 (CK/CK#)： 差分时钟对本身内部严格等长，且通常作为地址/命令/控制组的参考。
  - 注意： DDR设计有复杂的等长规则（如相对CLK的延时要求、组内等长容差、组间偏差等），务必严格遵守控制器和存储器芯片的时序规范。
- 高速并行总线： 如早期的PCI、ISA，或某些专用并行接口。同一组（如一个字节宽度的数据线）需要等长，以确保同时到达接收端，满足建立/保持时间的要求。
- 时钟信号： 多个接收端需要同步的时钟信号（特别是源同步时钟之外的全局时钟）。如果时钟路径长度差异过大，会导致接收端时钟边沿到达时间不一致（时钟歪斜），破坏系统同步。
- 控制信号组： 例如，一组需要同时有效的使能信号、片选信号等。如果它们到达时间差异过大，可能导致逻辑错误。
源同步信号：
- 在源同步时序系统中（现代高速接口基本都是源同步），发送端会伴随数据发送一个选通信号（Strobe, 如DDR的DQS）。数据和该选通信号之间的相对长度需要满足特定的时序关系（通常要求在特定容差内匹配）。
- 目的： 确保接收端能在正确的时刻（由Strobe信号指示）采样数据，对建立时间和保持时间的容限要求极高。

总结强调：

核心是时序： 等长布线的根本目的是控制信号的传播延迟，确保相关信号在规定的时间窗内（建立时间和保持时间）正确有效地传输和接收，满足系统的同步要求。
关键在高速： 等长需求主要出现在高速数字设计中。低速信号通常对延时差异不敏感。
分组是关键： 等长通常是在功能相关的信号组内部进行（如一个差分对内部、DDR的一个DQ字节组内部、地址命令组内部）。不同组之间通常有不同的延时要求或参考点（如DDR的DQ组参考DQS， ADDR组参考CK）。
容差很重要： 等长不是绝对长度相等，而是在一个非常小的允许误差范围内（如±5mil, ±10mil, ±25ps等），这个容差取决于具体的接口标准、信号速率和芯片要求。
参考层： 进行等长布线时，信号需要参考完整的地平面（最好是相邻层），以保证阻抗连续性和延迟计算的准确性。
T点结构： 对于点对多点的拓扑（如地址/命令信号连接到多个内存颗粒），除了线长，还要考虑分支对称性（分支长度相等）。