在PCB设计中处理晶振周围的铺铜需格外谨慎，需平衡EMI抑制与信号完整性。以下是关键设计要点及建议：

? 核心原则：隔离干扰 & 最小化寄生电容

1. 禁止大面积覆铜包围晶振

   • ❌ 避免在晶振本体及引脚间铺完整铜皮（尤其是顶层/底层）。
   • ✅ 在晶振下方（相邻层）设置完整地平面，提供屏蔽参考。

2. 晶振区域“挖空”处理

   • ✂️ 在晶振所在层围绕晶振本体外扩0.5~1mm 禁止铺铜区（Keepout区），防止铜皮引入寄生电容。
   • ➡️ 晶振引脚到负载电容的走线区域也应保持无铜（见图示?）。

3. 负载电容接地优化

   • ? 负载电容接地端就近打地孔（Via）连接至内部地平面。
   • ⚠️ 避免通过铺铜长距离接地❗️——会增大回路电感。

4. 晶振外壳接地处理

   • 若晶振金属外壳需接地，单独用短线点接到内部地平面，不要与信号地铺铜直连。

? 铺铜形状建议（如必须铺铜）

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| PCB其他区域铺铜       |
|                       |
|   +---------------+   |
|   | 挖空区        |   |
|   |  +-------+    |   |
|   |  | 晶振  |    |   |
|   |  +-------+    |   |
|   | 负载电容区域   |   |
|   +---------------+   |
|                       |
-------------------------

• ? 若外围需铺铜，采用 倒角铜皮 或 网格铜 替代实心铜，降低电容耦合。
• ? 确保铜皮到晶振引脚间距 ≥ 15mil（0.4mm）。

️ 关键注意事项

1. 优先参考内部地层
   • 多层板中，晶振下方第2层设为完整地平面（GND），提供最优屏蔽。
2. 单点接地
   • 晶振回路元件（负载电容、匹配电阻）接地端集中通过1-2个地孔下穿至内部地，避免形成地环路。
3. 远离干扰源
   • 晶振区域铺铜需远离开关电源、高速数字线、射频模块等噪声源。
4. 仿真验证
   • 高频设计建议使用SI/PI工具（如ADS, HFSS）仿真铺铜对负载电容的影响（目标值通常为12-18pF）。

✅ 正确操作示例

Top Layer:
[晶振]---短线---[负载电容C1]---Via─┐
                   |               |
                  Via             Via
                   ↓               ↓
Internal Layer 2:  ---------<完整地平面>---------

? 总结：晶振区域铺铜的核心是 “局部分离+下层屏蔽”
? 做对： 晶振本体挖空 + 电容短接地 + 下层完整地平
? 避免： 晶振引脚间覆铜 | 长距离铺铜接地 | 与数字地混合铺铜

通过隔离铺铜并借助内部地层实现屏蔽，可显著降低时钟抖动(≤50ps)及EMI辐射（降幅可达6-10dB），确保系统稳定性。设计后建议用示波器测量晶振引脚波形（过冲/振铃≤10% Vpp）验证效果。