pcb lvds走线

好的，PCB 上 LVDS (低压差分信号) 走线设计是确保高速信号完整性的关键环节。以下是关键的设计要点和最佳实践（用中文说明）：

差分对匹配（核心原则）:
- 等长: 同一差分对内的 P 线（正）和 N 线（负）必须尽可能保持长度相等。长度差异会导致相位偏移，降低共模噪声抑制能力，增加 EMI 并产生信号抖动。通常要求长度差控制在 ±5 mil (0.127mm) 以内，更高速率可能需要更严格（如 ±2.5mil）。
- 等间距: P 线和 N 线之间的间距应在整个走线路径上保持一致。间距变化会导致差分阻抗突变，引起反射。优先使用设计工具中的差分对布线功能。
- 并行紧耦合: P 线和 N 线应紧密并行走线，尽量减小它们之间的间距（通常为 1倍线宽或略大于线宽）。这能最大化磁场耦合，增强噪声抵消效果。
差分阻抗控制:
- LVDS 标准要求差分阻抗 (Zdiff) 通常为 100Ω（也有些应用是 90Ω 或 120Ω，务必查阅器件手册确认）。这是最重要的参数之一。
- 阻抗由线宽 (W)、信号层到参考层的高度 (H)、PCB 基材的介电常数 (Er) 以及 P/N 线间距 (S) 共同决定。
- 使用阻抗计算工具: 在设计前期和制板前，务必使用 PCB 厂提供的叠层信息和阻抗计算工具（如 Polar Si9000）计算线宽和间距，以达到目标阻抗。
- 告知 PCB 厂商: 最终阻抗需要 PCB 厂商在生产和测试中保证，必须在制板说明文件中明确标注阻抗要求和控制线。
参考平面:
- 完整、连续的参考平面: LVDS 差分对下方（最好是正下方）必须有一个完整、无分割、无开槽的参考平面（通常是 GND 层，有时也可以是电源层，但 GND 层更优）。这是控制阻抗和提供低噪声回流路径的基础。
- 避免跨分割: 绝对禁止差分对跨越参考平面上的裂缝、开槽或分割区。如果不可避免，必须在跨越处附近放置足够多的缝合电容（如 0.1uF），为高频回流电流提供就近路径，否则信号完整性会严重恶化。
最小化过孔和弯曲:
- 减少过孔数量: 过孔会引入阻抗不连续、寄生电容和电感，增加反射和损耗。尽量避免或少用过孔连接 LVDS 信号。如果必须使用：
  - 优先选择小尺寸过孔（如 8/16mil）。
  - 使用背钻技术去除过孔未使用的导电柱部分，减少短桩效应。
  - 确保过孔附近的参考平面完整，必要时增加接地过孔（Via Stitching） 在信号过孔周围。
- 平滑布线，避免尖锐拐角: 使用 45° 斜角弯曲或圆弧弯曲来替代 90° 直角弯曲。90° 拐角会增加走线有效宽度，导致局部阻抗降低并增加容抗。
与其他信号的间距:
- 加强隔离: LVDS 是高速信号，易受干扰也易干扰其他信号。
- 3W 规则: LVDS 差分对与其他信号（尤其是其他高速信号、时钟、模拟信号）的边缘间距应至少为 3倍 LVDS 单线线宽。这是最小要求。
- 更优间距: 空间允许时，建议采用 5W 甚至更大的间距，或在其间铺设保护地线（Guard Trace）。
- 参考平面隔离: 确保不同 LVDS 对或 LVDS 与其他高速信号在垂直方向上（不同层）有充分的间隔（至少 3H），或者使用实心参考平面将它们隔开。
端接电阻:
- 正确位置: 差分端接电阻（通常为 100Ω ±1%）必须靠近接收端器件放置。电阻放置过远会引入额外的短桩效应，破坏端接效果。
- 对称布局: 电阻到接收芯片两个差分输入引脚的走线长度要相等，且尽可能短。
布局建议:
- 收发器件靠近连接器: 尽量缩短 LVDS 信号从芯片到连接器（如 FPC、板对板连接器）的总路径长度。
- 避免长距离平行走线: 即使满足间距要求，也应尽量避免不同 LVDS 对之间或其他高速总线与 LVDS 之间长距离平行走线，以减少串扰。不可避免时，错开位置或增大间距。
- 电源滤波: LVDS 收发器芯片的电源引脚附近必须放置 去耦电容（典型值如 0.1uF 和 0.01uF 并联），并尽量靠近引脚放置。
额外的 EMC/EMI 考虑:
- 屏蔽（可选）: 对于极端环境或超高速率，可在 LVDS 差分对两侧额外布置接地铜皮或接地过孔围栏，形成类似于同轴线的局部屏蔽环境，减少对外辐射和外界干扰。
- 共模扼流圈（可选）: 在连接器入口处或特别敏感的链路中，可添加共模扼流圈来抑制共模噪声。