pcb走线晶振底部怎么处理

在PCB设计中，处理晶振下方的走线和铺铜至关重要，因为它直接影响时钟信号的稳定性和系统的抗干扰能力。核心原则是：最大限度减少晶振下方的电气活动和干扰，保持参考平面完整，并提供良好的接地屏蔽。

以下是晶振底部处理的关键步骤和最佳实践：

绝对禁止在晶振正下方走线！
- 任何信号线都不应穿过晶振下方区域，包括时钟信号本身、其他数字信号、模拟信号、甚至电源线（尤其是开关电源的开关节点）。
- 原因：
  - 寄生电容： 晶振外壳或引脚与下方走线之间会形成寄生电容，改变晶振的负载电容，导致频率偏移或不稳定。
  - 耦合噪声： 下方走线上的噪声（尤其是快速变化的数字信号或开关噪声）会通过电场或磁场耦合到敏感的晶振电路中，引起时钟抖动(Jitter)或增加系统噪声。
  - 干扰晶振： 外部信号可能干扰晶振内部的石英晶体振荡，甚至导致起振困难。
晶振下方保持完整的地平面（推荐首选）
- 在晶振下方的所有层（尤其是紧邻晶振安装层的下一层），建议保持一个完整、连续的地平面。
- 原因：
  - 屏蔽： 完整的地平面为晶振提供了至关重要的静电屏蔽，阻挡来自下方其他层或外部环境的干扰。
  - 低阻抗回流路径： 为晶振电路（特别是振荡回路）的高频电流提供一个最短、最低阻抗的回流路径，减少环路面积，降低EMI辐射和敏感性。
  - 稳定参考： 提供稳定的参考电位。
- 做法：
  - 确保晶振投影区域下方的地层不被信号线分割。
  - 如果该层是地平面层，则在此区域内不要走任何其他信号线或进行大面积挖空。
  - 如果该层是电源层，通常不建议将其作为晶振的主要参考平面（除非是LVPECL等差分晶振有特殊要求）。更推荐使用地层。
晶振下方铺铜并良好接地（如果没有完整地平面）
- 在晶振安装层（通常是顶层或底层），晶振下方区域必须进行铺铜（Pour），并将此铺铜多点、低阻抗地连接到系统地（GND）。
- 原因：
  - 局部屏蔽： 同层铺铜形成了对晶振的局部屏蔽罩。
  - 稳定电位： 为晶振外壳（如果接地）和下方空间提供一个稳定的地电位。
  - 减少串扰： 填充了可能产生耦合的空白区域。
- 做法：
  - 在晶振下方绘制一个覆盖其投影面积的矩形或多边形铺铜区。
  - 关键： 通过多个过孔（通常4个角或围绕晶振均匀分布）将此铺铜区域直接、可靠地连接到系统地平面。确保过孔足够（例如至少4个），连接阻抗足够低。避免只用一根细长的走线连接。
  - 铺铜与晶振引脚/焊盘之间需要保持足够的电气安全间距（通常遵循晶振Datasheet的要求，或常规的PCB设计规则，如0.2mm-0.3mm）。
  - 确保铺铜是实心铜皮，而不是网格状铺铜（Grid Pour）。
  - 优先保证铺铜与地的连接！ 即使这样做会稍微增加一点分布电容（通常影响可控），也比没有良好接地的铺铜要好得多。
禁止在晶振下方区域进行电源层分割
- 如果晶振下方的相邻层是电源层，应避免在该区域进行电源平面的分割。保持电源平面在此区域的完整性有助于维持稳定的阻抗特性（虽然不如地平面理想）。

总结关键点：

最优先： 禁止任何走线穿越晶振正下方。
最优选： 晶振下方相邻层保留完整、连续的地平面。
必选项： 在晶振本体所在层，晶振下方必须铺实心铜皮。
关键动作： 晶振本体层的铺铜必须通过多个过孔就近、可靠地连接到系统地平面。
避雷： 避免晶振下方电源平面被分割。

附加建议：

查阅Datasheet： 务必仔细阅读你所使用的晶振型号的Datasheet，厂家通常有具体的Layout指南，可能对铺铜间距、接地方式有特殊要求。
XTAL_IN / XTAL_OUT 走线： 连接晶振的两个引脚（XTAL_IN, XTAL_OUT）的走线应尽可能短、直、等长，并用地线或地平面包围它们（即包地），与其他高速数字信号保持足够间距（3W原则或更远）。
负载电容： 将负载电容（Cl1, Cl2）放置在非常靠近晶振引脚的位置（优先于匹配电阻），其接地端也要就近良好接地。
避免过孔： 尽量避免在晶振引脚到负载电容的路径上打不必要的过孔。如果必须打孔，确保每个信号线旁边有伴随的接地过孔。
外壳接地： 如果晶振有金属外壳，通常建议将外壳通过焊盘或导电泡棉连接到系统地。

遵循这些准则可以显著提高晶振工作的稳定性和可靠性，减少时钟抖动和系统噪声问题。