PCB失配损耗（也称为阻抗失配损耗或反射损耗）指的是在印刷电路板（PCB）的信号传输路径中，由于信号源阻抗、传输线特性阻抗或负载阻抗不匹配而导致的部分信号功率损失。

核心原因：

当信号在PCB传输线（如微带线、带状线）中传播时，如果遇到阻抗不连续点（例如：连接器、过孔、分支走线、元器件焊盘等），一部分信号能量会反射回源端，而非全部传递到负载。这种反射导致实际到达负载的信号功率减少，即产生了“损耗”。

关键概念：

1. 阻抗匹配的理想状态
   信号源阻抗（Zs）、传输线特性阻抗（Zo）、负载阻抗（ZL）三者相等（Zs = Zo = ZL）时，信号能量完全传输，无反射。

2. 失配时的反射
   当 ZL ≠ Zo 时，部分信号在负载端反射，反射系数（Γ）定义为：
   Γ = (ZL - Zo) / (ZL + Zo)
   反射功率比例 = |Γ|²。

3. 失配损耗计算公式
   失配损耗（dB）可表示为：
   Loss_mismatch = -10 × log₁₀(1 - |Γ|²)

   例如：若 |Γ| = 0.2（即20%电压反射），则损耗 ≈ 0.18 dB。

常见应用场景：

• 高速数字电路（如 DDR、PCIe）：阻抗失配会引起信号振铃、过冲，导致时序错误。
• 射频/微波电路：失配会降低功率传输效率，增加噪声，影响天线性能。
• 连接器/过孔设计：几何结构突变导致局部阻抗变化，产生反射。

减小失配损耗的方法：

1. 阻抗控制设计
   • 使用层叠结构计算传输线宽度，确保Zo（通常50Ω/100Ω差分）精确。
   • 仿真校验走线阻抗（如SI9000工具）。
2. 减少阻抗跳变
   • 优化过孔结构（添加反焊盘、背钻）。
   • 避免直角走线，使用渐变线（taper）过渡。
3. 端接匹配
   • 源端串联电阻、负载端并联电阻（根据拓扑选择）。
   • 差分对使用共模扼流圈（CMC）。
4. 选用一致性高的板材
   高频电路选用介电常数（Dk）稳定的材料（如Rogers）。

实际影响：

• 信号完整性：反射造成眼图闭合、抖动增加。
• 功率效率：射频前端失配可能使放大器输出功率下降30%以上。
• EMI问题：反射信号可能辐射噪声，干扰邻近电路。

? 总结：PCB失配损耗本质是能量反射导致的功率传递效率下降，通过严格的阻抗控制、优化布局及端接策略可有效抑制。高速/高频设计中需通过仿真（如ADS, HFSS）提前预测并解决失配问题。