以下是几个典型的 FPGA PCB 设计实例及其关键设计要点，涵盖不同应用场景，供参考：

一、典型应用实例

1. 高速数据采集卡

   • 功能：ADC/DAC 接口 + FPGA + DDR3 + PCIe
   • 关键设计
     • 阻抗控制：LVDS/SerDes 走线做 100Ω 差分阻抗
     • 时钟设计：ADC 采样时钟单独分层，远离数字噪声
     • 电源分层：FPGA 核压（1.0V）与 I/O 电源（3.3V/2.5V）分割，磁珠隔离

2. 工业控制主板

   • 功能：FPGA（Xilinx Zynq） + 千兆网口 + CAN/RS485 + 多路 GPIO
   • 关键设计
     • 接口防护：ESD/TVS 保护器件靠近连接器
     • 散热处理：FPGA 下方铺散热过孔阵列 + 顶部贴导热垫
     • 信号隔离：RS485/CAN 使用光耦或数字隔离器

3. 视频处理板

   • 功能：FPGA + HDMI 输入/输出 + DDR4 缓存
   • 关键设计
     • HDMI 布线：等长控制（±5mil），屏蔽层接地
     • 存储器布线：DDR4 走线分组等长（地址/控制/数据组独立）
     • 电源噪声：PMIC 使用多相供电，高频去耦电容靠近 FPGA BGA

二、FPGA PCB 通用设计要点

1. 电源系统

   • 分层供电：核压（VCCINT）、I/O 电压（VCCO）、辅助电压（VCCAUX）独立平面
   • 去耦电容：
     • 100nF MLCC 靠近每个电源引脚
     • 大容量钽电容（10-100μF）在电源入口
   • 电源排序：需满足 FPGA 的上电时序要求（尤其多电压域 FPGA）

2. 高速信号布线

   • 差分对：长度匹配（±5mil），避免换层（必要时加伴随 GND 过孔）
   • 参考平面：高速信号下方保持完整地平面（禁止跨分割！）
   • 长度约束：全局时钟走线最短，关键信号组内等长（如 DDR 数据组）

3. 时钟与复位

   • 全局时钟走线 50Ω 单端阻抗，远离高速数据线
   • 复位信号加 RC 滤波，防止误触发
   • 外部晶振外壳接地，周围铺地铜隔离

4. BGA 扇出设计

   • 使用 HDI 盲埋孔（如 8 层板：1-2 激光盲孔 + 2-7 通孔）
   • 电源引脚优先连接平面层，避免长走线
   • 引脚间距 ≤0.8mm 时需考虑 Via-in-Pad 工艺

5. 散热与可靠性

   • 散热过孔：FPGA 底部阵列打孔（直径 0.3mm，间距 1.2mm）连接底层铜
   • 铜箔厚度：电源层 ≥2oz，大电流路径加镀锡条
   • 测温点：关键电源网络预留测试焊盘

三、常见错误规避

• ❌ 电源分割不当 → 导致电压跌落或噪声耦合
• ❌ 跨分割走线 → 高速信号阻抗突变，引起反射
• ❌ 去耦电容放置过远 → 高频噪声抑制失效
• ❌ 未做等长匹配 → DDR/SerDes 时序失败

四、设计工具建议

• SI/PI 仿真：HyperLynx（Mentor）、Sigrity（Cadence）检查信号完整性
• 叠层设计：使用 Polar SI9000 计算阻抗
• DFM 检查：Valor NPI 验证生产工艺可行性

案例经验：某通信板卡因 FPGA 的 1.0V 核压电源噪声超标（>50mV），通过增加 π型滤波器 + 优化去耦电容布局 后降至 10mV 以内。

实际设计中需结合 FPGA 型号手册（如 Xilinx UG483、Intel AN817）的 Layout 指南，针对性优化电源树和约束规则。