晶振在PCB布局中至关重要，其稳定性直接影响系统时钟质量。以下是用中文整理的晶振PCB布局关键准则与实践要点，适用于无源晶体和有源晶振：

一、核心布局原则

1. 就近放置
   • 将晶振尽量靠近主控芯片（MCU/CPU/SoC）的时钟输入引脚（如XTAL_IN/CLKIN），优先缩短时钟信号路径。
2. 优先高频路径
   • 晶振→负载电容→主控IC的走线需最短化，避免绕线（总长建议 < 25mm）。

二、关键布线规则

1. 走线短而直
   • 晶振两脚至主控IC的走线长度差异 < 100mil (2.54mm)，避免相位偏移。
2. 类差分走线
   • XTAL_IN与XTAL_OUT走线并行等宽（建议8-15mil），间距≥3倍线宽，减少串扰。
3. 禁止穿越干扰区
   • 时钟走线远离：
     • 开关电源、电机驱动等高噪声模块
     • 连接器、复位线、高速数据线（如USB、MIPI）
   • 必要时添加地线屏蔽（两侧伴地线）。

三、地平面与屏蔽

1. 完整地平面
   • 晶振下方保持完整地平面，禁止切割或开槽。
2. 单点接地
   • 负载电容接地端直接通过独立过孔连接到主地平面（非分地）。
3. 包地屏蔽
   • 晶振外围用GND铜箔+屏蔽过孔墙环绕（孔径0.3mm，间距200-500mil）。

四、负载电容处理

1. 对称紧凑布局
   • 负载电容（C1、C2）紧贴晶振引脚放置，优先使用0402/0603封装减少寄生电感。
2. 电容走线最短化
   • 电容地引脚使用独立过孔直连主地平面（避免菊花链接地）。

五、特殊注意事项

• 有源晶振（OSCILLATOR）
  • 输出端串联22Ω电阻抑制反射。
  • 电源引脚就近添加0.1μF+1μF退耦电容（<100mil）。
• 散热隔离
  • 远离发热元件（如LDO、功率MOS），必要时增加散热铜箔间距。
• 测试点禁用
  • 禁止在晶振走线添加测试点，避免引入容性负载。

六、多层板优化策略

布局检查清单

1. 晶振距主控引脚 ≤ 10mm
2. 负载电容与晶振引脚距离 < 2mm
3. 时钟线全程避开数字/电源走线
4. 晶振下方无信号线穿越
5. GND屏蔽过孔间距 ≤ λ/10（λ为晶振波长）

示例布局拓扑：

MCU_XTAL_IN  ←---[15mil线]---← 晶振Pin1 (XTAL_OUT)  
                             |  
                     [负载电容C1]  
                             |  
                     [负载电容C2] → GND via  
                             |  
MCU_XTAL_OUT ---→[15mil线]---→ 晶振Pin2 (XTAL_IN)  

遵循上述规范可显著降低时钟抖动，提升EMC性能。复杂系统建议使用3D电磁场仿真（如SIwave）验证阻抗与串扰。