在PCB设计中，晶振及其匹配电容的布局直接关系到时钟信号的稳定性和抗干扰能力。以下是关键布局原则和步骤（以最常见的无源晶振为例）：

核心原则：最短路径 + 最小环路面积

1. 电容紧贴晶振引脚

   • 将两个匹配电容（C1、C2）分别尽可能靠近晶振的两个引脚（XTAL_IN 和 XTAL_OUT）。
   • 目标：缩短电容到晶振引脚的走线长度（通常控制在 < 300 mils/7.6mm，越小越好）。

2. 优先使用单层布局

   • 晶振、电容应布局在同一层（优选顶层），避免使用过孔连接电容。

3. 晶振靠近主芯片

   • 将晶振整体布局在MCU/主芯片的时钟引脚附近，缩短时钟信号的总路径。

具体布局步骤：

1. 电容摆放顺序

   • 晶振引脚 → 先经过电容 → 再连接到芯片引脚。
   • ✅ 正确路径：
     晶振引脚1 → 电容C1 → MCU_XTAL_IN
晶振引脚2 → 电容C2 → MCU_XTAL_OUT

2. 减小电流环路面积

   • 电容接地端通过独立过孔直接连接到芯片下方的完整地平面（避免共享过孔）。
   • 晶振下方的PCB层禁止走线，保持完整地平面（提供屏蔽）。

3. 关键走线规则

   • 禁止在晶振或电容下方走线（尤其是高速/数字信号）。
   • 晶振信号线走线等长、对称，线宽一致（通常10-15mil）。
   • 晶振外壳接地（如果设计有接地焊盘）。

错误示例与规避：

进阶技巧：

1. 铺铜隔离
   • 在晶振和电容周围铺设接地铜皮，并打密集过孔连接到地平面（形成法拉第笼）。
2. 避免机械应力
   • 晶振本体1mm内不要摆放高于它的元件（防止SMT机械应力）。
3. 温度敏感区
   • 远离发热元件（如电源芯片），温漂可能导致时钟频率偏移。

总结布局顺序：

MCU时钟引脚 → 电容 → 晶振引脚 → 完整地平面覆盖下方区域

遵循以上规则，可显著降低时钟抖动、提高系统稳定性，并减少EMI辐射风险。