PCB（印制电路板）中的 反射干扰 是高速数字电路设计中的常见问题，主要由信号传输路径上的 阻抗不连续 引起。当信号在传输线上传播时，若遇到阻抗突变，部分能量会反射回源端，导致信号波形失真（如过冲、下冲、振铃），严重时可能引发逻辑错误或系统失效。

产生反射干扰的关键原因：

1. 阻抗不匹配

   • 驱动端阻抗 ≠ 传输线特性阻抗（Z₀）：通常传输线Z₀为50Ω或100Ω（差分线），若驱动端输出阻抗不匹配，信号会反射。
   • 负载端阻抗 ≠ Z₀：接收端（如IC引脚）输入阻抗与传输线Z₀不匹配时，信号在末端反射。

2. 传输线不连续点

   • 走线宽度突变（如分支、拐角）
   • 过孔、连接器、焊盘
   • 分叉走线（T型拓扑）

反射干扰的典型现象

解决反射干扰的核心方法

✅ 1. 阻抗控制

• 设计均匀传输线：保持走线宽度、层叠结构一致，避免突变。
• 计算特性阻抗：利用PCB工具（如Si9000）根据叠层参数（介电常数、铜厚、介质厚度）计算走线宽度，确保Z₀匹配（常用50Ω单端/100Ω差分）。
• 参考平面完整：高速信号下方需连续接地层，避免跨分割区。

✅ 2. 端接匹配（Termination）

通过添加电阻吸收反射能量：

• 串联端接：在驱动端串联电阻（R = Z₀ - 驱动端阻抗），适用于点对点拓扑。
• 并联端接：在负载端并联电阻到地（R = Z₀），功耗较高。
• 戴维南端接：用两个电阻分压匹配（如上下拉），适用于总线拓扑。
• AC端接：电阻+电容并联，兼顾功耗与匹配。

✅ 3. 优化布线拓扑

• 高速信号（如时钟、DDR）优先使用 点对点 或 Fly-by 拓扑，避免T型分支。
• 缩短走线长度（尤其>1/6信号波长时），减少传输延迟影响。

✅ 4. 减小不连续点影响

• 过孔优化：使用盲埋孔、反钻残桩（Stub），高频信号换层时增加地孔。
• 平滑拐角：走线拐角用45°或圆弧角，避免90°直角。

✅ 5. 仿真验证

• 使用SI工具（如HyperLynx, ADS）进行时域反射（TDR）和眼图分析，提前识别反射问题。
• 验证端接电阻值/位置是否有效。

实践示例

• DDR4内存布线：
  • 采用Fly-by拓扑，末端并联39Ω到Vtt（0.6V）。
  • 严格控阻抗±10%，长度匹配±5mil。
• USB 3.0差分线：
  • 90Ω差分阻抗，参考层完整无割裂。
  • 远离噪声源（如电源、晶体振荡器）。

关键检查点

1. 高速信号是否跨越平面分割？
2. 端接电阻是否靠近驱动端/接收端？
3. 过孔数量是否过多（尤其>5GHz信号）？
4. 是否通过仿真确认信号完整性？

通过上述措施，可显著抑制反射干扰，确保信号边沿清晰、时序稳定。若问题复杂，建议结合实测（示波器眼图/TDR）进一步优化设计。