针对STM32F103外部晶振的PCB设计，需遵循以下关键要求以确保时钟信号稳定可靠：

一、布局要求

1. 最短距离原则

   • 晶振（Xtal）尽量靠近STM32的OSC_IN/OSC_OUT引脚（通常为PC14/PC15或PH0/PH1，具体见芯片手册）。
   • 优先使用π型布局：晶振置于芯片与负载电容之间，电容靠近晶振引脚。

2. 远离干扰源

   • 远离高频信号线（如USB、SWD、数字总线）、电源模块、电感、电机驱动等噪声源。
   • 避免靠近板边或连接器，防止外部干扰。

二、布线要求

1. 走线最短化

   • OSC_IN/OSC_OUT到晶振的走线长度尽量≤10mm，且长度对称。
   • 优先使用弧形线或45°折线，避免直角走线。

2. 减少过孔

   • 信号线尽量避免过孔，如需使用，确保过孔阻抗连续（如添加回流地过孔）。

3. 负载电容布线

   • 电容接地端直接通过过孔连接到晶振下方的完整地平面，减少接地环路。
   • 电容到晶振的走线尽量短（≤5mm）。

三、接地与屏蔽

1. 地平面完整性

   • 晶振下方保留连续完整的地平面，禁止其他信号线穿越该区域。
   • 若为多层板，在晶振区域的地平面做“禁布区”（Keep-out）。

2. 晶振外壳接地

   • 金属外壳晶振的外壳应通过1~2个接地焊盘连接到地平面（非强制，但推荐抗干扰）。

3. 地环保护

   • 在晶振和电容周围布置地线包围环（Guard Ring），并通过过孔多点接地。

四、负载电容设计

1. 电容值计算

   • 根据晶振负载电容（CL，如8pF）计算：
     ( C_{\text{load}} = 2 \times (C1 - C{\text{stray}}) )
     ( C_1 = C2 )（对称设计），( C{\text{stray}} )（寄生电容，通常取2~5pF）。
   • 示例：若晶振CL=8pF，则 ( C_1 = C_2 ≈ 15 \text{pF} )（常见值：12~22pF）。

2. 电容选型

   • 使用NP0/C0G介质的陶瓷电容（温度稳定性高），容差±5%以内。

五、其他注意事项

1. 测试点预留

   • 若需测量时钟信号，在OSC_IN/OSC_OUT线上预留小型测试点（≤1mm），避免引入额外寄生电容。

2. 避免丝印覆盖

   • 晶振下方及走线区域禁止覆盖丝印（绿油开窗），减少介电常数影响。

3. 外部时钟源布线

   • 若使用有源晶振，将时钟信号视为敏感线：
     • 50Ω阻抗控制（可选），
     • 源端串联22Ω电阻（抑制反射），
     • 避免长距离平行于其他信号线。

六、设计校验

1. DRC规则设置
   • 对晶振网络（OSC_IN/OSC_OUT）设置更严格的间距规则（≥3倍线宽）。
2. 信号完整性仿真（可选）
   • 高频设计时，使用SI工具检查阻抗匹配与串扰。

错误示例与改进

• 错误：晶振远离MCU，负载电容接地线过长。
• 改进：

  STM32(OSC_OUT) → 短走线 → 晶振Pin1 → 短走线 → 电容C1 → 过孔接地  
  STM32(OSC_IN)  → 短走线 → 晶振Pin2 → 短走线 → 电容C2 → 过孔接地  

遵循以上规则可显著降低时钟失效风险（如不起振、频偏、温漂过大）。设计完成后，建议用示波器实测波形（探头使用×10档位，避免负载效应）。