在PCB设计中，主要的分布参数包括分布电容和分布电阻（通常指导线损耗电阻）。以下是关键公式和说明：

1. 分布电容（Parasitic Capacitance）

(a) 平行导线间电容

当两条平行导线（如相邻走线）长度远大于间距时，单位长度的电容可近似为：

C = (ε₀ * ε_r * W) / d  

单位长度电容：

C_per_unit = (π * ε₀ * ε_r) / arcosh(s/d)   [更精确模型]

其中：

• C：总电容（单位：法拉 F）
• C_per_unit：单位长度电容（F/m）
• ε₀：真空介电常数（≈ 8.854 × 10⁻¹² F/m）
• ε_r：PCB基板相对介电常数（FR4约为4.2~4.5）
• W：平行导线重叠区域的等效宽度（m）
• d：导线间垂直距离（介质厚度，m）
• s：两条导线中心间距（m）
• d：导线直径/线宽（m）

(b) 导线对地电容

微带线（表层走线）对参考平面的电容：

C = (ε₀ * ε_r * W * L) / H  

其中：

• L：导线长度（m）
• H：导线到参考平面（地）的介质厚度（m）

(c) 微带线单位长度电容

高速设计常用公式：

C_per_unit = (ε_eff * Z₀) / (c * Z₀)  

其中：

• Z₀：特征阻抗（Ω）
• c：光速（3×10⁸ m/s）
• ε_eff：有效介电常数（与ε_r、H/W相关）

2. 分布电阻（导线损耗电阻）

导线电阻由铜箔电阻率和几何尺寸决定：

R = ρ * L / (W * t)  

其中：

• R：总电阻（Ω）
• ρ：铜的电阻率（≈ 1.72 × 10⁻⁸ Ω·m）
• L：导线长度（m）
• W：导线宽度（m）
• t：铜箔厚度（常规1oz铜厚≈35μm = 3.5×10⁻⁵ m）

关键影响因素说明：

1. 电容：

   • 与 ε_r（基板材质）、导线间距（↓间距 → ↑电容）、平行长度 成正比。
   • 高频时电容会导致信号延迟和串扰。

2. 电阻：

   • 与导线 长度成正比，与 宽度、厚度成反比。
   • 高频时存在 趋肤效应，电阻随频率升高而增大。

工程实践建议：

• 降低电容： 增加走线间距，选用低ε_r基材，缩短平行走线长度。
• 降低电阻： 加宽走线，使用厚铜箔（如2oz），高频设计考虑趋肤效应。
• 仿真验证： 使用 SI/PI工具（如ADS, HFSS）精确提取寄生参数。

⚠️ 注意：实际电容计算需考虑边缘场效应，上述公式为简化模型。精确值建议通过电磁场仿真获取。