计算 PCB 测试点的数量没有一个单一的、通用的计算公式，因为它高度依赖于设计复杂度、测试策略、测试覆盖率要求和具体的测试方法。不过，可以遵循以下核心逻辑和步骤来确定和估算测试点的数量和位置：

核心逻辑：满足测试覆盖率目标

测试点的根本目的是确保 PCB 能通过特定的测试设备（如 ICT 针床测试仪、飞针测试仪、AOI/功能测试探针等）达到所需的测试覆盖率。覆盖率通常指：

1. 电气覆盖率： 测试点覆盖了多少需要验证电气连接的关键网络节点（Net）。例如，要求95%的电气覆盖率。
2. 功能覆盖率： 测试点能否支持验证关键功能模块的正常工作（这通常需要特定位置的访问点）。

确定和估算测试点数量的关键步骤和考虑因素：

1. 明确测试要求和覆盖率目标：

   • 你的产品需要做什么类型的测试？(ICT, FCT, Boundary Scan, AOI, 飞针测试?)
   • 客户或内部质量标准要求达到多高的测试覆盖率？(例如：电气覆盖率 ≥ 98%)
   • 测试成本和生产批量的考量？（高覆盖率通常需要更多测试点，增加夹具成本，但提高良率和减少维修成本）

2. 识别“测试节点”：

   • 这是核心输入。需要测试的电气网络节点：
     • 所有电源 (VCC, GND, AVDD, AGND...) - 必须有充足的测试点。
     • 所有重要的信号线：时钟、复位、使能、关键数据/地址总线、模拟输入/输出、通信接口 (UART, I2C, SPI, USB, Ethernet) 等。
     • 所有需要连接的关键元器件引脚：连接器引脚、按键、LED、跳线、配置电阻/电容等。
     • 边界扫描 (JTAG) 接口 (TDI, TDO, TCK, TMS, TRST) - 必须有测试点。
   • 关键原则： 每个需要独立访问和测量的不同电气网络都需要一个测试点（或通过边界扫描链访问）。
   • 注意： 同一个网络（如 GND）可以在板子上放置多个测试点以提高可测性和接触可靠性。

3. 应用“可测性设计”原则：

   • 每个 IC 的电源/地引脚： 至少在其附近（最好在去耦电容焊盘上或旁边）放置测试点。高密度 IC 可能无法为每个引脚都设点，但需保证 VCC 和 GND 能被可靠探测。
   • 关键信号： 确保关键信号线（特别是输入、输出、三态控制）能被探测。
   • 隔离点： 在模拟/数字区域之间、不同电源域之间、需要隔离测试的模块之间放置测试点（有时可能需要 0 欧姆电阻作为隔离点）。
   • 测试点位置：
     • 优先放置在元件面 (Top Side)，其次是焊接面 (Bottom Side)。避免放在大型元件（散热器、电解电容、变压器）下方或太靠近板边。
     • 确保测试点周围有足够的空间（通常直径 3mm 以上）供测试探针接触。参考测试夹具制造商的规范。
     • 测试点间距足够大（通常 > 1.5mm）以避免探针短路。
   • 测试点尺寸与形状：
     • 通常使用圆形焊盘作为标准测试点（直径推荐 ≥ 0.8mm - 1.0mm，常见 40mil / 1mm）。
     • 确保焊盘表面平整、无阻焊覆盖（Solder Mask Opening），最好裸铜或镀金/锡以保证接触良好。

4. 计算“理论”最小测试点数量（近似估算）：

   • 最基本的要求是：每个需要独立测试的、互不连通的电气网络都需要至少一个可访问的测试点。
   • 公式 (近似)： 最小测试点数量 ≈ 独立电气网络数量 (Nets) - 可通过边界扫描访问的网络数量
   • 说明:
     • 独立电气网络数量 (Nets) 是你的 PCB 设计软件（如 Altium, KiCad, Cadence Allegro, Mentor Xpedition）统计出来的网络总数。这是起点。
     • 很多网络可以通过边界扫描 (JTAG) 链进行访问和控制/观测，这些网络可能不需要额外的物理测试点。需要评估设计中支持边界扫描的器件及其覆盖范围。
     • 这个公式得出的是一个理论下限，实际需求通常远大于此，因为：
       • 需要冗余点（尤其是 GND）。
       • 某些关键网络可能需要多个测试点以隔离测量或提高可靠性。
       • 需要测试点来施加激励或测量响应进行功能测试。
       • 需要测试点连接到测试设备的资源通道或电源。
       • 物理布局限制导致某些网络无法在理想位置放置测试点。
       • 需要覆盖电阻、电容、电感等无源元器件的两端。

5. 考虑测试设备和方法的影响：

   • ICT 针床测试： 需要最多、位置最固定的测试点。必须严格遵守夹具商对点间距、位置、尺寸的要求。目标是最大化电气覆盖率。
   • 飞针测试： 对测试点固定位置的要求较低，需要的点数通常比 ICT 少很多。飞针可以访问焊盘、过孔甚至某些合适的元器件引脚作为测试点。更注重确保能被飞针探头可靠接触。
   • 边界扫描 (JTAG)： 可以显著减少物理测试点需求，但前提是设计中有支持边界扫描的器件（通常是数字 IC）并正确连接了 JTAG 链。JTAG 接口 (TDI, TDO, TCK, TMS, TRST) 仍需物理测试点。
   • AOI / 功能测试 (FCT)： 通常不需要太密集的测试点，主要用于电源、关键信号、功能接口（按键、LED、连接器）的接入。

6. 使用 DFM/DFT 工具和规则检查：

   • 现代 PCB 设计软件通常集成了 DFT (Design For Test) 分析工具或规则检查功能。
   • 可以设置规则（如最小测试点尺寸、间距、网络覆盖率要求）。
   • 软件可以自动或半自动地检查哪些网络缺少测试点，并尝试推荐位置或报告覆盖率。

总结与关键结论：

1. 核心是覆盖率： 测试点数量由你的测试覆盖率目标驱动。
2. 起点是网络列表： 需要测试的独立电气网络数量是基础参考。
3. DFT 原则是指导： 严格遵守可测性设计规则（电源/地、关键信号、隔离点、位置/尺寸）来放置测试点。
4. 测试方法决定细节： ICT 要求最严格，需要最多点；飞针和边界扫描可以减点。
5. 实际 > 理论： 由于冗余、激励/响应、布局限制、可靠性要求，实际所需的测试点数量通常远大于 PCB 上独特的网络总数。一个好的经验法则是，对于中等复杂度的 ICT 测试，测试点数量可能是网络总数的 1.5 倍至 2.5 倍，甚至更高。
6. 尽早沟通： 在设计早期就应定义测试策略和覆盖率要求，并与 PCB 设计师和测试工程师（或夹具供应商）密切沟通。利用软件的 DFT 工具进行检查。
7. 数量和位置同等重要： 测试点放错了位置或无法被探针可靠接触，和没有测试点一样糟糕。

简单来说： 逐一对所有需要电气测试的关键网络和关键元器件引脚进行评估，确保它们能通过符合规范的物理测试点被目标测试设备接触到，并最终满足整体测试覆盖率目标。这不是单纯的数学计算，而是工程权衡和规则应用的过程。