在以太网PCB设计中，差分信号（如TX±、RX±）的等长匹配至关重要，尤其在千兆以太网（GbE）及以上高速设计中。以下是关键设计要点：

一、需等长的对象

1. 差分对内部等长

   • TX+与TX- 必须严格等长（同理 RX+与RX-）。
   • 目的：减少信号偏移（Skew），保证差分信号的抗干扰能力。

2. 差分对间是否需要等长？

   • TX与RX之间：通常无需严格等长（如PHY到变压器之间）。
   • 特殊情况：
     • 若设计包含多组并行差分线（如10GbE的XAUI），则需组间等长。
     • CPU/FPGA到PHY芯片的数据总线（如RGMII、SGMII）需按协议做时序匹配。

二、等长误差要求

注：最终以所用PHY芯片手册为准（如Intel、Marvell、Realtek等均有明确要求）。

三、等长设计方法

1. 蛇形走线补偿（Serpentine Routing）

   • 在较短的信号线上添加蛇形弯曲（振幅≥3倍线宽，间距≥4倍线宽），避免阻抗突变。
   • 工具支持：Altium Designer/Cadence Allegro等均支持自动长度匹配。

2. 对称布线规则

   • 差分对保持平行等距走线，避免分叉或局部不对称。
   • 参考层完整（避免跨分割），减少阻抗波动。

3. 过孔匹配

   • 差分对过孔需成对对称添加，必要时在短路径侧增加回流地过孔。

四、其他关键设计点

1. 阻抗控制

   • 单端阻抗：50Ω（如RGMII时钟线）
   • 差分阻抗：100Ω（以太网标准，误差±10%）

2. 减少过孔数量

   • 过孔会增加寄生电容，尽量≤2个/差分对。

3. PHY与变压器布局

   • 缩短PHY到变压器的距离（建议≤25mm），变压器中心抽脚电容需靠近放置。

五、验证步骤

1. 使用SI工具（如HyperLynx）检查信号完整性。
2. PCB制板后通过TDR（时域反射计）测量阻抗连续性。
3. 实际测试眼图质量及误码率（BER）。

重要提醒：始终以芯片厂商的设计指南为准，不同PHY芯片（如Broadcom、TI、Microchip）可能有特殊要求。

遵循以上规则可有效降低电磁干扰（EMI）和信号抖动，确保以太网链路稳定通信。