以下是 PCIe 3.0（8 GT/s）的 PCB 走线设计关键规则，适用于主板、显卡、扩展卡等设计：

一、阻抗控制

1. 差分阻抗：100Ω ±10%
   • 使用 阻抗计算工具（如SI9000）确定线宽/间距/叠层。
   • 优先选择 带状线（Stripline） > 微带线（Microstrip），减少外部干扰。

二、长度匹配

1. 差分对内长度偏差：≤5 mil（0.127mm）
   • 确保正负信号相位对齐，减少共模噪声。
2. 通道间长度偏差（如TX/RX组间）：≤250 mil（6.35mm）
   • 跨多通道时需全局等长（如x16插槽）。

三、参考平面

1. 完整地平面（GND）
   • 走线正下方需 连续GND参考层，禁止跨分割区或换参考平面。
2. 避免电源平面参考
   • 电源噪声易导致抖动（Jitter），除非特殊设计（如专用低噪电源层）。

四、布线拓扑

1. 点对点直连
   • 禁止T型分支、测试点串联，保持单向传输。
2. 阻抗不连续点最小化
   • 过孔、连接器处做补偿（如反焊盘优化）。

五、过孔设计

1. 限制过孔数量
   • 每对差分线建议 ≤2个过孔。
2. 过孔优化：
   • 使用 背钻（Backdrill） 去除多余桩线（Stub）
   • 添加 GND过孔 相邻回流（间距≤100mil）。

六、串扰控制

1. 3W原则
   • 相邻差分对边缘间距 ≥3倍线宽（如线宽5mil，间距≥15mil）。
2. 避免平行长走线
   • 不同组信号线避免≥500mil平行布线。

七、层叠与材料

1. 推荐叠层：
   • 至少6层板：信号层夹在两个GND层之间（如 Top-GND-Signal-PWR-GND-Bottom）。
2. 板材：FR4（ε_r≈4.0~4.5）
   • 高频板材（如Megtron6）可降低损耗（长距离>15英寸时关键）。

八、连接器与焊盘

1. 引脚区域走线对称
   • 连接器下方使用 泪滴焊盘，减小阻抗突变。
2. 禁止90°拐角
   • 走线拐角用 45°或圆弧（半径≥3倍线宽）。

九、设计验证

1. 仿真必做项：
   • 阻抗连续性检查、插入损耗（≤-8dB @ 4GHz）、回损（≥-10dB）。
2. 实测要求：
   • 眼图测试（需满足PCI-SIG规范模板）。

关键参数速查表

提示：

• 金手指区域做 倒角处理 减少插拔损伤。
• 高速信号层避免放置分立元件（如电容/电阻），防止参考平面割裂。
• 对于PCIe插槽，PERST#、REFCLK 等关键控制信号需按等长组单独处理。

严格遵循上述规则可满足PCIe 3.0的 信号完整性（SI） 和 时序要求，确保链路误码率（BER）≤10^-12。