以下是5G PCB设计的关键要求，针对高频高速、低损耗、高集成度和严苛EMC环境而制定：

1. 材料选择

• 高频基材：
  • 低损耗板材：使用罗杰斯（Rogers）、松下M6、Isola FR408HR等，损耗角正切（Df）≤0.003（如Rogers RO4835）。
  • 稳定介电常数（Dk）：Dk公差±0.05（如Rogers RO3003），避免信号相位失真。
  • 低粗糙度铜箔：超低轮廓（HVLP/VLP）铜箔，减少趋肤效应损耗（表面粗糙度≤0.5μm）。

2. 阻抗控制

• 严格阻抗匹配：
  • 单端线：50Ω ±5%，差分线：100Ω±5%（如USB3.0/PCIe）。
  • 使用阻抗计算工具（如Polar SI9000），考虑叠层厚度、线宽/间距、铜厚影响。
• 参考平面完整性：
  • 高速信号层紧邻完整地平面，避免跨分割，过孔周围添加接地过孔（Stitching Via）。

3. 布线关键规则

• 信号完整性（SI）优化：
  • 等长设计：差分对长度差≤5mil（如PCIe Gen4），总线组内长度差≤50mil。
  • 减少过孔：限制高速信号换层（≤2次），使用背钻（Back Drill）去除残桩。
  • 弧形拐角：45°或圆弧走线，避免90°角引起的阻抗突变。
• 串扰控制：
  • 3W原则：线间距≥3倍线宽（如10Gb/s信号线宽5mil，间距≥15mil）。
  • 敏感信号（如时钟）加地线屏蔽。

4. 电源完整性（PI）

• 低阻抗供电：
  • 多层板专用电源层（如2层电源平面+独立地平面）。
  • 去耦电容：高频（0.1μF/1nF）靠近芯片引脚，低频（10μF）分散布局。
• 电源分割：
  • 避免数字/模拟电源重叠，使用磁珠隔离噪声敏感区域（如RF模块供电）。

5. 热管理

• 散热设计：
  • 大功率器件（如PA、FPGA）下方添加散热通孔阵列（Φ0.2mm，间距1mm）。
  • 使用金属基板（如铝基） 或嵌入铜块（Coin）增强散热。
• 铜厚选择：电源层使用2oz铜箔降低温升。

6. EMC/EMI防护

• 屏蔽策略：
  • 敏感区域（天线、RFIC）加金属屏蔽罩，边缘接地。
  • 板边均匀布置接地过孔（<λ/10间距，如3GHz时≤10mm）。
• 滤波设计：
  • 所有I/O端口添加TVS/磁珠/π型滤波器，天线馈线预留共模电感位置。

7. 射频（RF）设计要点

• 天线馈线：
  • 50Ω阻抗，长度最小化，避免直角拐弯。
  • 使用接地共面波导（GCPW） 减少辐射。
• 毫米波（mmWave）频段：
  • 24GHz+信号走线长度≤λ/4（如28GHz时≤2.7mm），优先表层布线减少过孔。

8. 层叠结构

• 推荐8层以上叠层（示例）：	层序	功能	厚度
  L1	信号（高速/射频）	0.1mm
  L2	地平面	0.2mm
  L3	信号	0.1mm
  L4	电源	0.2mm
  L5	地平面	0.2mm
  L6	信号	0.1mm
  L7	电源	0.2mm
  L8	信号/接地	0.1mm

9. 制造与测试要求

• 加工精度：
  • 线宽/间距≥3mil（0.075mm），激光钻孔孔径≥0.1mm。
  • 阻抗测试板：每批次验证阻抗误差。
• 信号测试：
  • TDR（时域反射计）检测阻抗连续性，VNA（矢量网络分析仪）测S参数（S11/S21）。

设计工具建议

• 仿真：ANSYS HFSS（3D电磁场）、SIwave（电源完整性）、ADS（射频链路）。
• PCB设计：Cadence Allegro（高速约束管理）、Altium Designer（射频模块支持）。

关键总结：

高频材料是基础，阻抗匹配定生死，电源噪声需锁死，散热EMC两手硬。
5G PCB设计需协同硬件、射频、散热工程师，从仿真到测试全程验证，一次成功的关键在于前期叠层规划和SI/PI仿真深度介入。