在 PCB 设计中，“PI 调整”通常指的是 电源完整性 (Power Integrity, PI) 的优化和调整。其核心目标是确保电源分配网络为所有器件提供稳定、干净、符合要求的电压和电流，尤其是在高频、高速或大电流应用中。

以下是进行 PCB PI 调整的关键方面和建议措施：

1. 理解目标与问题：

   • 目标： 将电源噪声和纹波控制在允许范围内（通常由芯片数据手册指定），保证电源电压在负载瞬变时波动最小，避免谐振。
   • 主要问题来源：
     • 开关电流（di/dt）： 数字芯片在开关瞬间需要很大的瞬态电流。
     • 电源分配网络阻抗（PDN Impedance）： 从 VRM 到芯片管脚的路径存在寄生电阻、电感、电容。过高的阻抗会导致电压跌落。
     • 谐振： PCB 的电源/地平面结构本身会形成谐振腔，在特定频率下产生高阻抗峰。

2. 关键调整措施：

   • 优化去耦电容策略：
     • 分层放置（Bulk/Frequency Decoupling）：
       • 大容量电容 (Bulk Capacitors): 放置在电源入口或稳压器输出端附近（如电解电容、钽电容），响应中低频需求（如 100KHz 以下），储能。
       • 中容量电容： 放置在板级电源入口或主要芯片群附近（如 10uF, 1uF 陶瓷电容），覆盖中频范围。
       • 小容量电容 (高频去耦电容)： 紧贴 每个有源器件（IC）的电源引脚放置（如 0.1uF, 0.01uF, 100pF 陶瓷电容，优选 X7R, X5R，避免 Y5V/NP0）。它们提供高速开关电流的本地能量源，降低回路电感，抑制高频噪声。遵循芯片制造商推荐。
     • 电容组合（10倍频法则）： 使用不同容值的电容组合覆盖宽频带（例如 10uF, 1uF, 0.1uF, 0.01uF），避免容值过于接近导致反谐振点阻抗过高。仿真工具（如 PDN Analyzer）可以辅助优化。
     • 降低回路电感：
       • 使用小封装电容（如 0402, 0201 优于 0603, 0805）。
       • 电容放置： 优先放置在元件面，靠近电源引脚，使用最短/最宽连接走线。最重要的电容放在最靠近电源引脚的位置。Via 尽量短、粗、多（多个并联过孔）。
       • 地引脚连接： 电容的地引脚直接通过过孔连接到最近的内部地平面（GND Plane），路径最短。
   • 优化电源/地平面设计：
     • 使用完整平面： 尽可能使用完整、连续的电源平面和地平面。平面提供低阻抗电流路径、天然的去耦电容（平面电容）和屏蔽。
     • 减小平面间距： 减小电源层与相邻地层之间的介质厚度（如使用薄芯板），可以显著增大层间电容，有利于高频去耦。
     • 避免平面割裂： 尽量避免在电源/地平面上开槽或分割，尤其是在高速信号或大电流路径下方。分割会显著增加回路电感。如果必须分割（如多电源域），确保分割合理，关键信号线不跨分割，并在跨越处放置桥接电容。
     • 多对电源/地平面： 对于复杂系统或极高频率，使用多对紧密耦合的电源/地平面层（如 Pwr-Gnd-Gnd-Pwr 或 Pwr-Gnd-Pwr-Gnd）。
   • 优化稳压模块布局与滤波：
     • 靠近负载： 开关电源模块/DCDC转换器尽可能靠近最大电流消耗的负载放置，缩短大电流路径。
     • 输入/输出滤波： 确保 VRM 的输入和输出端有足够的滤波电容（通常包含在模块设计内，但需关注）。
     • 电感放置： DCDC 的电感远离敏感模拟电路或高速信号线。
     • 热管理： 确保 VRM 散热良好。
   • 降低电源回路阻抗与电感：
     • 宽电源走线： 对于不能使用平面的局部电源网络（如模拟供电），使用尽量宽的走线。
     • 减小过孔电感： 大量使用过孔时，考虑使用多个小过孔并联（Via Array）代替单个大过孔。优化过孔尺寸（直径、焊盘、反焊盘）。
     • 最小化电流回路面积： 确保电源电流流出的路径和地电流返回的路径尽可能重合（减小环路面积），尤其是在高频电流路径上。
   • IC 封装与引脚去耦：
     • 理解并使用芯片本身的引脚去耦电容（如果封装内集成）。
     • 对于 BGA 等封装，注意 Via-in-Pad 或盲埋孔技术对减小电感的重要性。
     • 遵循芯片手册的 PDN 设计指南和电容推荐。
   • 仿真与建模：
     • 目标阻抗计算： 根据允许的最大电压纹波（ΔV）和器件最大瞬态电流变化（ΔI）及变化率（di/dt），计算目标 PDN 阻抗 (Z_target = ΔV / ΔI)。确保在整个工作频带内（从直流到芯片最高谐波频率）的 PDN 阻抗低于此目标阻抗。
     • 使用 PI 仿真工具： 在布局布线（Layout）前、中、后阶段，使用专业的 PI 仿真工具（如 Cadence Sigrity PowerDC/PowerSI, Ansys SIwave/Slwave, HyperLynx PI, Altium PDN Analyzer 等）进行：
       • 直流压降（IR Drop）分析。
       • 频域目标阻抗分析。
       • 平面谐振分析（Identify Resonances）。
       • 时域噪声分析（Transient Simulation）。
     • 模型： 使用准确的 VRM 模型、芯片封装模型（如 Touchstone 文件）、电容模型（包含 ESR/ESL）。

3. 验证与测试：

   • 原型测试： 在 PCB 打样后，使用示波器（高带宽、低噪声探头、接地弹簧）测量关键芯片电源引脚处的纹波和噪声。
   • 使用网络分析仪： 测量 PDN 的阻抗曲线（需要专用夹具和技巧）。
   • 仿真与实测对比： 将实测结果与仿真结果对比，验证模型和设计的准确性，指导后续优化。

总结关键 PI 调整步骤：

1. 定义需求： 电压容限、最大电流、工作频率、目标阻抗。
2. 初始设计： 规划层叠结构（平面对、间距）、电容策略（种类、数量、位置估算）。
3. 布局布线： 重点关注去耦电容放置连接、平面连续性、VRM 布局。
4. PI 仿真： 进行直流压降、交流阻抗、谐振分析。识别热点和高阻抗点。
5. 迭代优化： 根据仿真结果调整电容值/位置/数量、优化平面（必要时修改分割）、调整过孔策略、甚至微调层叠。
6. 制造验证： 检查 Gerber 文件确保电容位置、过孔、平面连接无误。
7. 实物测试： 测量关键点纹波噪声，与仿真对比，确认是否达标。不达标则需分析原因并修改设计。

PI 调整是一个迭代、需要理论结合仿真和实践经验的过程。随着系统速度和复杂度的提高，PI 设计在 PCB Layout 中的重要性日益突出。