以下是关于PCB设计中差分走线与运算放大器（运放） 的关键要点，结合二者的设计注意事项：

一、差分走线核心原则

1. 等长匹配

   • 差分对的两条线长度差值 ≤ 5mil（0.127mm），确保信号相位同步，抑制共模噪声。
   • 高速信号（>1GHz） 要求更严格（如≤2mil）。

2. 等距并行

   • 两条线全程保持 恒定间距（间距误差<10%），维持差分阻抗一致性。
   • 避免突然拐弯，采用 45°角或圆弧走线（减少阻抗突变）。

3. 对称布局

   • 差分对两侧的过孔、元器件位置需镜像对称。
   • 关键元件（如终端电阻）优先放置在差分对末端。

4. 参考平面完整性

   • 下方需完整地平面，避免跨分割区（防止阻抗不连续）。
   • 多层板中差分对应相邻参考层（如L1信号层参考L2地平面）。

二、运放电路的差分走线特殊要求

1. 输入级抗干扰

   • 运放差分输入端（如INA、仪表放大器）的走线需：
     • 最短化路径，避免靠近数字信号/电源。
     • 包地处理：两侧加地线屏蔽，每隔λ/20打地过孔（λ为噪声波长）。

2. 反馈路径匹配

   • 反馈电阻到运放输入/输出的走线长度需对称（尤其高精度电路）。
   • 例：反相端反馈电阻的走线长度 ≈ 同相端接地电阻走线长度。

3. 电源退耦优化

   • 运放电源引脚就近放置 0.1μF+10μF电容，接地过孔直接打在电容焊盘旁。
   • 正负电源的退耦电容布局需对称（如双电源运放）。

4. 全差分运放布线

   • 输出端差分对需严格等长（如THS4551, ADA4940）。
   • 负载电阻终接位置贴近接收端，避免分支走线。

三、常见错误与解决

四、设计流程建议

1. 前期仿真

   • 使用SI工具（如HyperLynx）验证差分阻抗（常用90Ω/100Ω）。
   • 仿真运放电路稳定性（相位裕度>45°）。

2. 叠层设计

   • 优先将差分对布置在内层（如带状线），参考上下地平面。
   • 表层走线需加粗并控制阻抗（微带线结构）。

3. 后期验证

   • TDR测试阻抗连续性。
   • 示波器测量差分信号眼图及共模噪声电压。

关键总结：运放电路的差分走线核心是 对称性——从输入匹配、反馈路径到电源退耦，均需镜像布局。优先保障输入级洁净度（包地/短路径），再优化输出级时序（严格等长）。高频场景下，需联合仿真电气与物理设计。