PCB高速电路板布线需遵循严格的规范以确保信号完整性（SI）、电源完整性（PI）和电磁兼容性（EMC）。以下是关键布线标准的中文总结：

一、传输线控制

1. 阻抗匹配

   • 关键信号线（如时钟、差分对、高速总线）必须做特征阻抗控制（常见50Ω单端，100Ω差分）。
   • 使用阻抗计算工具（如Si9000）设计层叠结构，线宽/间距参考叠层材料（如FR4的Dk≈4.2）。

2. 参考平面

   • 高速信号下方需完整地平面（不可跨分割区），避免参考平面切换（如从GND切换到电源层需加去耦电容）。

二、布线拓扑与长度

1. 关键信号等长

   • 差分对：长度差≤5mil（0.127mm），并行间距保持2倍线宽。
   • DDR等总线：数据组内等长±25mil，地址/控制信号组间等长±50mil。
   • 时序敏感信号（如时钟）：优先布设，长度最短化。

2. 蛇形绕线规则

   • 振幅≥3倍线宽，间距≥4倍线宽，避免直角走线（用45°或圆弧拐角）。

三、串扰抑制

1. 3W法则
   • 相邻信号线中心距≥3倍线宽（如线宽5mil，间距≥15mil）。
2. 关键信号隔离
   • 高速线（≥100MHz）与低速信号间距≥4W，时钟线两侧包地处理（每200mil打地孔）。

四、过孔优化

1. 高速过孔设计
   • 优先选用盲埋孔（HDI板）减少stub效应；通孔需背钻（Stub长度≤10mil）。
2. 过孔数量限制
   • 关键信号线（如PCIe、USB3.0）过孔≤2个，差分对过孔对称放置。

五、电源完整性（PI）

1. 分层策略
   • 采用电源-地平面紧邻叠层（如6层板：S1-GND-PWR-S2-GND-S3）。
2. 去耦电容布局
   • 每一颗IC电源引脚附近放置0.1μF+10μF电容，BGA芯片底部均匀分布电容。
3. 电源通道载流
   • 电源线宽按载流计算（如1A电流需≥15mil@1oz铜厚），避免瓶颈。

六、EMC设计

1. 20H规则
   • 电源层内缩地层≥20倍层间距（如层间距0.2mm，内缩4mm）。
2. 屏蔽与滤波
   • 板边每λ/10间隔打地孔（λ为最高频率波长），接口信号串接磁珠/RC滤波。

七、特殊信号处理

八、典型高速接口规范

• DDR4/DDR5：
  • 数据组内等长±1mil，地址/控制组间±5mil；VREF平面纯净无分割。
• PCIe 4.0/5.0：
  • 差分对长度差≤2mil，插入损耗≤-3dB@8GHz，过孔反焊盘扩大20%~30%。
• USB 3.x：
  • 90Ω±10%差分阻抗，线对间距≥30mil，避免平行长距离走线。

九、设计验证

1. 仿真前置
   • 布线前完成拓扑结构仿真（HyperLynx/Sigrity）。
2. 后仿真检查
   • 眼图测试（抖动容限≥30% UI），谐振分析（PDN目标阻抗≤1Ω@1MHz-1GHz）。

关键提示：高速设计需协同布局/布线/层叠/材料。例如，>5GHz信号建议用Low-Dk板材（如Rogers 4350B），避免玻纤效应引起相位失真。

遵循上述标准可显著降低信号反射、振铃和EMI风险，具体参数需根据实际信号速率（如10Gbps+设计需更严苛公差）和EDA工具迭代优化。