在PCB设计中，等长布线主要用于高速数字信号（如DDR内存、PCIe、USB3.0、HDMI、以太网等）或差分对，目的是保证信号在传输路径上的传播延迟一致，避免时序错乱（建立/保持时间违例）和信号失真。以下是关键注意事项：

一、核心原则

1. 明确等长目标信号

   • 通常针对同一组总线（如DDR的DQ组、地址/控制线组）或差分对。
   • 非高速信号无需等长（如LED控制、电源线）。

2. 设定合理的长度公差

   • 公差由信号速率和时序余量决定（如±5mil, ±50mil）。
   • 示例：
     • DDR4/5：±5mil ~ ±20mil（对内）
     • PCIe Gen3/4：±1mil ~ ±5mil（差分对内）
     • USB 3.0：±200mil（差分对间）

二、设计前准备

1. 确定匹配基准（Match Group）

   • 每组等长线需指定参考基准线（如最长线、时钟线或关键信号）。
   • 工具操作：在EDA软件中创建Match Group或Length Group。

2. 计算有效长度（考虑层间差异）

   • 信号在不同层因介电常数（Dk）不同导致传播速度差异。
   • 公式：实际长度 = 布线长度 × 延迟因子（Delay Factor）。
   • 高速设计需启用：延时匹配（而非单纯长度相等）。

三、布线关键技巧

1. 蛇形走线（Serpentine/Trombone）

   • 作用：增加短线长度以匹配长线。
   • 参数设置：
     • 振幅（Amplitude）：≥3倍线宽（防止耦合）。
     • 间距（Gap）：≥4倍线宽（减少串扰）。
     • 避免直角/锐角弯折（推荐45°或弧形）。
   • 位置：优先放在信号接收端（减少反射影响）。

2. 分组分区布线

   • 同一组信号尽量布在同一层，避免过孔差异引入延迟。
   • 若需换层，确保每组过孔数量一致（过孔≈0.5~1.5ps延迟）。

3. 差分对处理

   • 优先保证对内等长（±1~5mil），再考虑对间等长。
   • 避免单端线穿越差分对破坏耦合。

4. 规避敏感区域

   • 远离高频噪声源（如开关电源、晶振）。
   • 蛇形线避免靠近连接器边缘或板边（防止EMI辐射）。

四、验证与检查

1. 使用EDA工具DRC检查

   • 运行Length Tuning和Delay Tuning规则检查。
   • 确认每组误差在公差内（软件显示彩色飞线提示）。

2. 信号完整性仿真（SI仿真）

   • 对关键总线（如DDR）进行时序仿真，验证等长是否满足时序窗口。
   • 检查眼图质量（抖动、噪声容限）。

3. 实物测试

   • 示波器测量信号边缘对齐度（如DDR的DQS与DQ）。
   • TDR测试阻抗是否连续（防止蛇形线导致阻抗突变）。

五、常见错误

• 忽略过孔/焊盘延迟：高速信号需计入过孔stub效应。
• 蛇形线耦合过密：导致串扰，破坏信号完整性。
• 公差设置过严：增加布线难度且无必要。
• 未区分对内 vs 对间等长：差分对需优先对内匹配。

结论

等长布线是高速PCB设计的核心技能，需结合信号理论、EDA工具运用和SI仿真。始终记住： “匹配的是信号延时，而非单纯物理长度”。合理规划拓扑结构（如DDR的Fly-by结构）比局部等长更重要。