PCB设计中的编译（Compile）或设计规则检查（DRC）阶段是确保设计准确性和可制造性的关键环节。以下是常见的PCB编译错误及其解决方案（以主流EDA工具如Altium Designer/KiCad为例）：

1. 电气规则错误

• 未布线网络（Un-Routed Net）
  原因：网络未完全连接（如导线未拉到焊盘中心）。
  解决：检查未连接的飞线（鼠线），补全布线；确认原理图和PCB网络一致性。

• 短路（Short Circuit）
  原因：不同网络导体（导线/覆铜/焊盘）间距小于规则设定值。
  解决：

  1. 检查重叠的导线或覆铜区域；
  2. 调整设计规则中的 Clearance（间距）值；
  3. 禁用多余的覆铜区域重新铺铜。

• 开路（Open Net）
  原因：导线中断或未连接到引脚中心。
  解决：放大检查连接点，确保导线端点与焊盘完全重合。

2. 物理规则错误

• 安全间距违规（Clearance Constraint）
  原因：导线-焊盘、焊盘-焊盘、覆铜-器件间距不足。
  解决：

  1. 调整布局减少密集区域；
  2. 在规则设置中增加 Clearance 值（需符合制造商工艺能力）；
  3. 使用泪滴焊盘避免细导线连接问题。

• 线宽违规（Width Constraint）
  原因：导线宽度超出规则设定的最小/最大值。
  解决：

  1. 检查电源线等特殊网络是否设置了独立线宽规则；
  2. 统一修改线宽（如电源线加粗至0.5mm以上）。

• 孔径错误（Hole Size Violation）
  原因：钻孔尺寸小于制造商最小孔径（通常0.2mm）。
  解决：在规则中修改 Hole Size 下限，或联系板厂确认工艺限制。

3. 元件相关错误

• 封装未找到（Footprint Not Found）
  原因：原理图元件未关联PCB封装，或封装库路径错误。
  解决：

  1. 检查原理图元件的封装属性；
  2. 添加正确的封装库路径（如 .PcbLib 文件）。

• 元件重叠（Component Overlap）
  原因：器件在布局时发生物理干涉。
  解决：手动调整布局，利用工具 “推挤”功能 自动避让。

• 丢失焊盘（Missing Pads）
  原因：封装设计错误（如焊盘层错误设置为非布线层）。
  解决：进入封装编辑器，确认焊盘层为 Top/Bottom Layer。

4. 设计完整性错误

• 单端网络（Single Net）
  原因：网络仅连接一个焊盘（如测试点未标记）。
  解决：确认是否为测试点，添加测试点属性；否则检查原理图遗漏连线。

• 未连接引脚（Un-Connected Pin）
  原因：原理图引脚未连线且在PCB中悬空。
  解决：在原理图中删除多余引脚或添加 No ERC 标记。

• Room定义冲突（Room Constraint）
  原因：元件被错误放置于Room区域外。
  解决：删除无用Room定义，或调整元件到指定区域内。

5. 制造相关错误

• 锐角布线（Acute Angle）
  原因：导线夹角<90°，可能导致蚀刻不净。
  解决：重布线避免锐角，使用45°或圆弧拐角。

• 丝印重叠（Silkscreen Overlap）
  原因：丝印文字/图形覆盖焊盘或过孔。
  解决：移动丝印位置（保持与焊盘距离>0.1mm）。

• 阻焊桥不足（Solder Mask Bridge）
  原因：密集焊盘间阻焊层过窄，易导致焊接短路。
  解决：增加阻焊扩展（Solder Mask Expansion）规则值。

调试技巧

1. 分层检查：在PCB工具中关闭无关层（如隐藏覆铜），聚焦问题区域。
2. 错误报告定位：双击错误信息自动跳转到PCB位置。
3. 规则分级设置：为电源/高速信号设置独立规则（如差分对线宽）。
4. 最小化复现：对复杂错误，复制部分电路到新文件测试。

⚠️ 关键提示：编译前务必确认 设计规则（Design Rules） 已按板厂工艺要求设置（线宽、孔径、间距等），否则可能通过检查但仍无法生产！

通过系统化排除这些常见错误，可显著提升PCB设计成功率。遇到特殊问题时，查阅EDA工具的官方文档（如Altium的“Violations”手册）通常能快速定位解决方案。