在PCB设计中，等长线（Matched Length Routing） 是指通过控制信号线物理长度的一致性，确保相关信号在传输时具有相同的传播延迟。以下是关于PCB等长线的关键要点：

等长线的核心目的

1. 时序同步
   在多信号并行传输的系统中（如DDR内存、高速差分对、总线等），信号必须在规定的时间窗口内同时到达目标器件，否则会导致时序错乱、数据错误。
2. 减少信号偏移（Skew）
   消除因走线长度差异引起的信号延迟差，确保信号边沿对齐。

实现等长线的关键方法

1. 设定长度公差（Tolerance）

• 根据信号频率和时序要求确定允许的长度偏差（通常为±5mil~±50mil）。
• 例如：DDR4数据线要求长度误差≤±2mil，地址线≤±25mil。

2. 蛇形走线（Serpentine Routing）

• 通过增加短走线的弯曲路径（蛇形线）延长其长度，与长走线匹配。
• 设计要点：
  • 蛇形振幅 ≥ 3倍线宽（避免阻抗突变）。
  • 线间距 ≥ 2倍线宽（减少串扰）。
  • 优先在信号方向单调区域绕线（避免反向弯折）。

示例：短走线绕等长
───────────────────────  (长走线：目标长度)
~~~▗▄▄▄▖~~~▗▄▄▄▖~~~~~~~~~~  (短走线：通过蛇形绕线延长)
~~~▝▀▀▀▘~~~▝▀▀▀▘~~~~~~~~~~

3. 分组匹配（Match Group）

• 将需要等长的信号归为一组（如DDR的DQ0-DQ7为一组）。
• 组内信号长度差控制在公差内，组间无需等长。

4. 参考平面控制

• 所有等长线应在同一层或相同介电常数的层走线（避免因Er不同导致速度差异）。

设计注意事项

1. 优先保证关键信号
   • 时钟、差分对、高速数据线优先级最高。
2. 避免过度绕线
   • 过密的蛇形线会增加串扰和辐射噪声。
3. 阻抗连续性
   • 绕线时保持线宽一致，避免过孔、割裂参考平面。
4. 端接电阻匹配
   • 等长线需配合源端/终端电阻（如22Ω串联电阻），抑制反射。
5. 仿真验证
   • 使用SI工具（如HyperLynx、ADS）检查时序裕量。

常见错误

• ❌ 忽略参考层切换导致的传播速度变化。
• ❌ 蛇形线间距不足，引入相邻信号串扰。
• ❌ 仅匹配长度但未控制阻抗（如线宽突变）。

实际应用场景

总结

等长线设计是高速PCB的核心技术之一，需结合时序计算、蛇形绕线规则、阻抗控制及仿真协同完成。最终目标是在物理布局约束下，满足信号建立时间（Setup Time）和保持时间（Hold Time）的时序余量要求。