pcbtime pcb常见原理图的错误

在 PCB 设计软件（如 PCBTIME 及其关联工具）的原理图设计阶段，常见的错误会直接影响后续 PCB 布局布线和最终电路的正常工作。以下是一些常见的中文描述的原理图错误：

电气连接错误：
- 未连接/虚连： 看似连接的导线实际上没有形成有效的电气连接（端点未对齐、未放置连接点、网络标签未正确放置）。
- 短路： 不应该连接的网络意外连接在一起（导线交叉未使用连接点跳接、元件引脚错误连接、网络标签误用）。
- 开路/缺线： 必要的电气连接缺失，信号或电源无法流通（忘记画线、网络标签遗漏、引脚悬空未接）。
- 电源与地错误：
  - 电源/地网络未定义或未连接： 忘记放置电源/地符号，或放置了但未连接到正确的网络。
  - 电源/地符号混用/错误： 使用了错误的电源/地符号类型（如将数字地用到了模拟部分），或同一网络使用了不一致的符号。
  - 电源/地冲突： 不同电压值的电源网络被错误地短接在一起。
  - 地分割不当： 数字地、模拟地、功率地等未在原理图层面进行合理区分或隔离。
- 网络标签错误：
  - 拼写错误/不一致： 同一网络在不同位置使用了不同的网络标签名称（大小写、拼写错误）。
  - 全局与局部标签混淆： 未正确理解软件中全局网络标签的作用范围。
  - 标签未放置在导线上： 标签悬浮在空间，未实际连接到导线上。
元件相关错误：
- 元件库错误：
  - PCB 封装缺失/错误： 原理图符号未关联有效的 PCB 封装，或关联了错误的封装（引脚数、排列、尺寸不匹配）。
  - 引脚定义错误： 原理图符号的引脚序号与关联的 PCB 封装引脚序号不一致（如 1-2-3 vs A-B-C）。
  - 电气类型错误： 引脚电气类型（输入、输出、电源、被动等）设置错误，影响 DRC 和仿真。
- 元件参数错误： 关键参数（电阻值、电容值、器件型号/规格）填写错误或遗漏。
- 元件重复位号： 多个元件使用了相同的位号（如 R1 用了两次）。
- 元件遗漏： 设计中缺少必要的元件（如滤波电容、上拉/下拉电阻、旁路电容）。
- 引脚悬空： 元件的不应悬空的引脚（如未使用的 IC 输入脚、使能脚）未做恰当处理（上拉、下拉或标记为 No Connect）。
- 未使用的元件部分： 对于多单元元件（如多路运放、逻辑门），未使用的单元未正确处理（输入端不能悬空）。
- 元件方向/极性错误： 有极性的元件（二极管、电解电容、IC）在原理图上方向画反。
绘图/标注/规范错误：
- 图纸设置问题： 图纸大小不合适，标题栏信息不全或不正确（设计者、版本、日期等）。
- 模块化设计问题：
  - 层次化设计接口错误： 子图端口与父图图纸入口连接错误或不一致。
  - 端口/图纸入口未连接： 放置了端口或图纸入口但没有连接到内部网络。
- 注释不清/遗漏： 缺少必要的文字注释说明设计意图、关键参数、注意事项等，不利于他人理解或后期维护。
- 元件位号/值标注混乱： 标注重叠、位置不当、难以阅读。
- 交叉线未使用连接点： 两条导线相交但不连接时，未放置明确的“不连接”标记（通常是一个点或 X），导致歧义。
- 不必要的导线节点： 导线上有多余的节点（小点），可能由绘图操作不当引入。
设计逻辑/功能错误：
- 电路拓扑错误： 元件连接方式不符合预期功能（如分压电阻接错、反馈回路错误、驱动能力不足）。
- 接口信号不匹配： 模块间或板间接口的信号类型（电平、电流、协议）、方向（输入/输出）不匹配。
- 电源规划错误： 电源模块输出能力不足，负载电流需求计算错误，未考虑电压跌落。
- 信号完整性/EMC 考虑不足： 高速信号缺少端接电阻，关键信号未考虑回流路径，敏感电路缺少屏蔽/滤波（虽然主要在 PCB 实现，但原理图是起点）。
- 测试点/调试点缺失： 未预留关键信号的测试点，增加调试难度。
设计规则检查 (DRC) 未运行或忽略警告：
- 未执行 DRC： 设计完成后没有运行原理图设计规则检查。
- 忽略 DRC 警告/错误： 对 DRC 报告的问题（如未连接引脚、单端网络、重复位号）未进行仔细检查和修正。