以太网设计中，PCB走线的阻抗控制至关重要，主要涉及差分阻抗要求。具体细节如下：

核心阻抗标准

1. 单端阻抗（如时钟线、控制线）：

   • 50Ω ±10%（常见要求，需参考具体芯片手册）。

2. 差分阻抗（用于 TX±、RX± 差分对）：

   • 100Ω ±10%（百兆/千兆/万兆以太网的通用标准）。

关键设计要点

1. 差分对等长与等距：

   • 差分对内走线长度差 ≤5mil（0.127mm），避免信号相位差。
   • 线间距保持恒定（建议 2倍线宽，如5mil线宽 + 5mil间距）。

2. 参考层完整性：

   • 差分线下必须有完整地平面作为参考层，避免跨分割区。
   • 层叠结构优先选择 微带线（外层）或带状线（内层）。

3. 线宽与叠层计算：
   使用阻抗计算工具（如SI9000）根据以下参数调整：

   • PCB板材（如FR4的介电常数 Er≈4.2~4.5）
   • 铜厚（如1oz=35μm）
   • 走线到参考层距离（如H1=5mil）
   • 绿油厚度（通常增加1mil有效介电常数）

4. 避免过孔和直角走线：

   • 过孔会引入阻抗突变，必要时用背钻孔或埋盲孔减少stub。
   • 走线转角用 45°或圆弧 替代直角，减少反射。

不同以太网协议的差异

验证与测试

1. 仿真验证：
   使用 HFSS/Sigrity 进行3D场仿真，确认阻抗连续性。
2. TDR测试：
   量产前用时域反射计（TDR） 实测阻抗，确保公差在±10%内。

常见问题规避

• 阻抗不连续：避免差分对附近放置焊盘、过孔密集区。
• 串扰控制：相邻差分对间距 ≥3倍线宽（如15mil），必要时用地屏蔽走线。
• 端接匹配：PHY芯片附近预留共模扼流圈（CMC） 和匹配电阻位置。

提示：优先参考所用 以太网PHY芯片手册 的阻抗要求，不同芯片可能有细微差异（如88E1512要求95–105Ω）。千兆以上设计建议四层板起步，确保地平面完整性。