pcie pcb布线规则

下面是用中文整理的 PCIe PCB 布线关键规则与指南，适用于高速信号完整性设计：

一、拓扑结构

点对点连接
- PCIe 采用严格的点对点拓扑，禁止 T 型分支或桩线（Stub）。
参考时钟布线
- REFCLK± 需按差分对处理，长度匹配控制在 ±5mil 内，与其他差分对间距 ≥20mil。

二、阻抗控制

差分阻抗
- 目标阻抗：100Ω ±10%（通过 PCB 叠层计算确定）。
叠层设计
- 优先使用 带状线（Stripeline） 布线（内层），减少辐射干扰。
- 若用微带线（Microstrip），需增加相邻参考层（GND）。
线宽/间距一致性
- 避免阻抗突变，走线全程保持固定线宽和间距。

三、差分对布线规则

长度匹配（Intra-Pair Skew）
- 组内长度差 ≤5mil（PCIe Gen3/4），Gen5 需 ≤2mil。
- 通过蛇形绕线（Serpentine）补偿，避免锐角折线（优先 45° 或圆弧）。
```
正确绕线：⤵️⤴️  错误绕线：┐┌
```
间距控制
- 差分对内间距（S）： 保持恒定（通常 5-8mil，依阻抗计算）。
- 差分对间间距（D）： ≥3倍线宽（3W） 或 ≥2倍差分对高度（2H）。
- 到其他信号间距： ≥20mil（防止串扰）。
参考层完整性
- 下方必须有 完整地平面（避免跨分割区），禁止在参考层开槽或挖空。

四、布线长度与等长

通道总长度限制
- Gen3： ≤20 inches (508mm)
- Gen4/5： 建议 ≤12 inches (305mm)（越短越好）。
组间长度匹配（Inter-Pair Skew）
- 同一通道的 Tx/Rx 差分对长度差 ≤10mil（Gen3/4），Gen5 需 ≤5mil。

五、过孔设计

过孔数量
- 单通道过孔数 ≤2对（Tx/Rx 各一对），避免多余过孔。
过孔优化
- 使用 背钻（Backdrill） 去除残桩（Stub）。
- 添加 接地过孔 紧邻信号过孔，提供回流路径。
反焊盘（Antipad）
- 电源层需加大反焊盘，减少容性负载。

六、串扰抑制

3W 原则
- 相邻信号线间距 ≥3倍线宽（如线宽 5mil，间距≥15mil）。
避免平行长走线
- 不同通道的差分对避免长距离并行，必要时垂直交叉。

七、电源与接地

电源滤波
- 每个 PCIe 电源引脚（如 3.3V, 0.95V）添加 0.1μF + 10μF 电容，靠近引脚放置。
地平面连续性
- 确保完整地平面，避免分割。金手指下方铺地铜并增加接地过孔阵列。

八、金手指与连接器

引脚区域
- 金手指下方禁止走线，保持地参考层完整。
连接器处布线
- 靠近连接器的走线尽量短，减少阻抗不连续。

设计检查表（关键项）

项目	要求
差分阻抗	100Ω ±10%
组内长度差 (Tx/Rx)	≤5mil (Gen3/4)
组间长度差 (Tx vs Rx)	≤10mil (Gen3/4)
过孔数量（每对）	≤2
信号间距（其他）	≥20mil
参考平面	完整地平面，无分割

提示：

仿真验证： 对 Gen4/5 设计必须使用 SI 工具（如 Hyperlynx, ADS）进行眼图/TDR 仿真。

PCIe 规范： 遵循官方 PHY Layout 文档（如 Intel 或 PCI-SIG 的《Base Spec》）。

文档参考： 推荐查阅 IPC-2251 高速设计指南及厂商硬件设计手册（如 Intel PEG Layout Guidelines）。

通过以上规则可显著降低信号反射、损耗和串扰，确保 PCIe 通道通过合规性测试（如 BER ≤10⁻¹²）。