在PCB布局中，晶振应尽量远离电源模块（尤其是开关电源），主要原因和布局建议如下：

关键原则：避免干扰

1. 噪声敏感
   晶振是高频敏感器件，电源模块（尤其是DCDC、电感、MOSFET）产生的电磁噪声和开关噪声容易耦合到晶振电路中，导致时钟信号抖动、频率漂移，甚至系统稳定性问题。

2. 最小距离建议

   • 至少保持15mm以上间距（针对开关电源等高噪声源）。
   • 若空间受限，最低不低于5mm，但需严格隔离措施（见下文）。

优化布局的实践方法

1. 物理隔离

   • 将晶振放置在远离电源模块、电感、高频数字信号线（如CPU总线）的区域。
   • 优先靠近主控芯片（如MCU/CPU）的时钟输入引脚，缩短走线。

2. 地平面分割与屏蔽

   • 晶振下方铺完整地平面，提供低阻抗回流路径。
   • 避免电源噪声通过地平面耦合：可在晶振区域进行局部地平面分割（但需确保单点连接至主地）。
   • 必要时增加接地铜箔或金属屏蔽罩覆盖晶振。

3. 电源滤波

   • 为晶振的供电引脚（如MCU的VDD_OSC）添加π型滤波：
     10μF钽电容 + 100nF陶瓷电容 + 磁珠（如600Ω@100MHz），紧靠引脚放置。
   • 避免使用开关电源直接供电，优先采用LDO稳压后的洁净电源。

4. 走线规则

   • 时钟信号走线尽量短（≤20mm），采用 "类差分"布线（XTAL_IN/OUT平行等长）。
   • 禁止在电源模块下方或电感正投影区走时钟线。
   • 周围包地处理，并增加地过孔（每300mil一个）形成法拉第笼。

典型错误布局

❌ 电源电感  ────┬──── 晶振 （间距＜3mm，噪声直接耦合）  
❌ 晶振与电源共享退耦电容  
❌ 时钟线环绕电源模块走线  

验证方法

• 示波器测量晶振输出波形：检查过冲/振铃（＞10% Vpp需优化布局）。
• 频谱分析仪扫描晶振频谱：关注是否有电源开关频率（如100kHz~2MHz）的边带杂散。

总结：晶振布局的核心是 “物理隔绝噪声源 + 洁净电源 + 短而稳的走线”。牺牲布局空间换取时钟稳定性是必要的设计权衡。