在PCB设计中，晶振并联电阻（通常用于限流或启动辅助）的布局应遵循以下关键原则：

1. 位置优先级

• 紧靠晶振引脚：电阻必须优先放置在晶振的两个引脚之间，尽可能缩短走线距离（如下图示例布局）：

      XTAL1 ────╱╲╱╲───┐
             R (并联)    │
      XTAL2 ────────────┘

2. 接地电阻的特殊处理

若并联电阻一端接地（常见于串联电阻模式或驱动能力调整）：

• 就近接地：电阻的接地端需通过独立短走线直接连接到晶振下方的接地过孔（Via），避免共用其他元件的地线路径。
• 避免跨分割：确保电阻下方是完整的接地平面，禁止跨越电源分割区。

3. 远离干扰源

• 远离高频噪声源（如开关电源、电感、时钟线）。
• 远离PCB边缘或连接器，减少外部干扰耦合风险。

4. 走线规则

• 等长对称：若晶振带匹配电容，电阻布局需与电容对称（典型位置关系）：

      IC_OSC  ────┬───[C1]───┬── XTAL1
                 │          │
                [R]         │
                 │          │
      GND  ───────┴──────────┴─ XTAL2

• 禁止过孔：电阻与晶振间走线严禁使用过孔，保持在同一布线层。

5. **典型错误示例

• 错误：电阻远离晶振，靠近MCU放置
  后果：引入额外寄生电感，导致频率偏移或启动失效。
• 错误：接地电阻通过长走线绕接到远处接地
  后果：接地阻抗增大，抗噪能力下降。

结论

最优布局：将并联电阻直接跨接在晶振两脚正下方（底层布局）或紧贴相邻引脚（顶层布局），并通过最短路径连接接地平面。始终优先保障电阻-晶振的回路面积最小化。

实际位置需结合晶振规格书验证，部分高频晶振（如＞20MHz）可能要求更严格的布局约束。