以下是针对四层PCB线路板的布线核心原则，结合信号完整性、电源完整性和EMC设计，以优先级排序：

一、叠层结构设计（布线基础）

推荐经典结构（优先级从高到低）：

1. TOP → Signal 1
   L2 → GND Plane（完整地平面，关键层）
   L3 → Power Plane（电源平面）
   BOTTOM → Signal 2
   优势：地平面为顶层信号提供最佳参考面，电源/地平面紧密耦合，降低电源阻抗。

2. 备用方案（高频场景）：
   TOP → Signal
   L2 → Power
   L3 → GND
   BOTTOM → Signal
   适用：底层高速信号需紧邻地平面时使用。

二、关键布线原则

1. 电源与地平面处理

• 禁止分割地平面：L2地平面必须保持完整，避免开槽或走线（除非隔离模拟/数字地）。
• 电源平面分割原则：
  • 不同电压域（如3.3V/1.8V）用电解槽（20mil间距）或开槽分隔。
  • 核心电源（如CPU内核）优先靠近负载布局，减小回流路径。
• 电源过孔冗余：电源引脚过孔数量≥2，降低阻抗（如1A电流至少2个0.3mm过孔）。

2. 信号布线优先级

• 关键信号优先：
  时钟线（CLK）、差分对（USB/HDMI）、高速串行总线（PCIe）→ 优先布线并保持等长。
• 3W原则：平行走线间距 ≥ 3倍线宽（如线宽5mil，间距≥15mil），减少串扰。
• 跨分割禁止：信号线严禁跨平面分割区（如电源平面开槽处），否则回流路径断裂导致EMI。

示例错误：

3. 地平面完整性

• 地过孔（Stitching Via）：
  在信号层换层处就近添加地过孔（间距≤λ/10，λ为信号波长），提供低阻抗回流路径。
• 避免地平面孤岛：地铜箔避免被信号线孤立，必要时添加地过孔桥接。

4. 高速信号控制

• 阻抗匹配：
  单端线50Ω，差分线100Ω。顶层/底层线宽需通过叠层计算（如FR4板厚1.6mm，表层线宽≈6mil）。
• 长度匹配：
  差分对长度误差≤5mil，同组总线（如DDR数据线）长度误差≤50mil。
• 换层过孔补偿：
  高速信号换层时，过孔旁添加接地过孔（减少寄生电容），必要时使用背钻（Back Drill）减少残桩。

三、EMC与散热设计

• 20H原则：电源平面比地平面内缩20倍层间距（如层间距0.2mm → 内缩4mm），减少边缘辐射。
• 屏蔽措施：
  • 时钟信号包地处理：两侧加地线并每隔100mil打地过孔。
  • 板边预留接地屏蔽墙（金属化过孔阵列）。
• 热设计：
  • 大电流路径（如电源输入）铺铜加宽，必要时开窗镀锡。
  • 高热器件（MOSFET/稳压器）下方添加散热过孔阵列（Φ0.3mm过孔9个/cm²）。

四、DFM（可制造性）要点

• 线宽/间距：常规信号≥4mil/4mil（量产极限），电源线≥10mil。
• 过孔尺寸：外径0.4mm/内径0.2mm（8/18mil）为标准通孔，避免使用激光盲孔（除非HDI板）。
• 丝印避让：丝印文字远离焊盘≥10mil，避免装配遮挡。

五、检查清单（布线后必验证）

1. 所有信号是否有完整参考平面（无跨分割）。
2. 高速信号阻抗是否仿真确认（使用Polar SI9000工具）。
3. 电源回路是否最短（如IC的GND引脚直连地平面）。
4. 板边≥20mil内无走线（防止切割损伤）。
5. 测试点覆盖率≥90%（关键网络预留TP）。

重要提示：四层板的性能瓶颈常出现在L2/L3平面耦合不足或信号跨层参考面切换。布线前务必用仿真工具（如HyperLynx）验证电源阻抗和信号眼图，可减少80%的后期调试问题。