在 OrCAD 中更新 PCB（通常指将原理图修改同步到 PCB 设计工具，如 Allegro PCB Editor）的核心步骤是生成新的网表并在 PCB 工具中导入该网表。以下是详细步骤：

核心流程：

1. 在 OrCAD Capture (原理图工具) 中更新设计并生成新网表 (netlist)。
2. 在 Allegro PCB Editor (PCB 工具) 中导入新生成的网表。

详细步骤：

步骤一：在 OrCAD Capture 中操作

1. *打开原理图设计 (`.dsn`):** 启动 OrCAD Capture 并打开你的项目设计文件。
2. 确保修改已完成且正确:
   • 仔细检查你的原理图修改（添加/删除元件、更改网络连接、更改元件值或封装等）。
   • 执行 DRC (Design Rule Check - 设计规则检查): 菜单栏 Tools -> Design Rules Check...。修复所有报告的错误和警告。这一步极其重要，错误的原理图会导致网表错误，进而导致 PCB 更新失败。
3. 生成新网表 (netlist):
   • 在项目管理器窗口选中顶层设计（通常是 *.dsn 文件名）。
   • 菜单栏 Tools -> Create Netlist...。
   • 在弹出的 “Create Netlist” 对话框中：
     • Netlist Files 选项卡:
       • Output: 确认输出目录（通常是项目目录下的 allegro 或 netlist 文件夹），确保 PCB 工具能找到它。
       • PCB Editor 选项卡：这是连接 Allegro 的关键。
       • Netlist: 选择正确的网表格式，对于 Allegro 通常是 PCB Editor (或 Allegro)。这是最常用的选项。
     • Options 选项卡: 确保勾选了 Create PCB Editor Netlist。其他选项通常保持默认，除非有特殊需求（如导出特定格式的属性）。
     • Allegro Netlist 选项卡: 确认输出的网表文件名（通常是 pstxnet.dat, pstxprt.dat 等）和路径是否正确。
   • 点击 确定 / OK 生成网表文件。Capture 会在指定目录生成一组用于 Allegro 的网表文件（如 pst*.dat）。
   • 检查日志: 生成完成后会出现一个日志窗口。务必仔细阅读！ 确保没有错误 (Errors) 和关键的警告 (Warnings)。任何错误都必须修复并重新生成网表。

步骤二：在 Allegro PCB Editor 中操作

1. *打开 PCB 设计文件 (`.brd`):** 启动 Allegro PCB Editor 并打开你要更新的 PCB 文件。
2. 备份当前设计 (强烈推荐): 在导入网表前，强烈建议先保存或另存为一个备份版本 (File -> Save As)。这是一个安全措施，万一更新出错可以回退。
3. 导入新网表:
   • 菜单栏 File -> Import -> Logic...。
   • 在弹出的 “Import Logic” 窗口中：
     • Import logic type: 选择 Design entry CIS (Capture) (这是与 OrCAD Capture 对应的标准选项)。如果你的流程特殊，也可能是 Other。
     • Place changed components: 对于更新已有设计，
       • Always：总是允许 Allegro 移动元件（即使你手动放置过）。这可能会导致布局被打乱，通常不推荐。
       • Never：禁止 Allegro 移动任何元件（即使原理图封装改变了引脚位置）。这可能导致连接错误。
       • If same symbol：仅当元件在原理图中的 PCB 封装符号名 (Symbol) 未改变时，才允许 Allegro 移动它（例如仅改变了属性值）。这是最常用和最安全的选项。
     • Allow etch removal during ECO: 勾选此项。允许 Allegro 删除因原理图修改（如删除了网络或元件）而不再需要的走线（etch）和过孔。通常需要勾选。
     • Directory: 点击 ... 按钮，浏览并选择步骤一中 Capture 生成网表的输出目录（包含 pstxnet.dat, pstxprt.dat 文件的文件夹）。
     • Import directory: 通常会自动填好，与 Directory 相同即可。
     • Netlist: 确认显示的文件名是你在 Capture 中生成的那个（通常是 pstchip.dat 或类似的，取决于配置，但Directory选对最重要）。
   • 点击 Import Logic 按钮。
4. 查看 ECO 报告并处理:
   • 导入完成后，Allegro 会自动弹出一个 ECO (Engineering Change Order - 工程变更单) 报告窗口 (eco.txt)。
   • 逐行仔细阅读此报告！ 这是更新的核心结果反馈。
     • Adds： 新增了什么（元件、网络、引脚连接）。
     • Deletes： 删除了什么。
     • Changes： 改变了什么（例如元件属性更新、网络名变更）。
   • 检查关键信息：
     • No errors 或 ECO completed successfully： 表示逻辑更新成功。但这不等于物理设计（布局布线）也正确了。
     • Errors 或 WARNINGS(DRC)： 必须重点关注并解决！ 常见错误：
       • Device mismatch：PCB 库中找不到原理图元件指定的封装。检查并确保所有元件的封装 (Symbol) 在 Allegro 的当前库路径中都存在且名称完全匹配。
       • Pin mismatch：PCB 封装上的引脚编号/名称与原理图符号不一致。检查并同步原理图符号和 PCB 封装的引脚映射。
       • 网络名冲突、元件参考标号冲突等。
     • 即使只有警告 (Warnings)，也应评估其影响。
   • 根据报告解决问题： 如果报告中有错误，必须返回到 OrCAD Capture 或 PCB 库中修复相应问题，然后重新在 Capture 中生成网表，并再次在 Allegro 中导入，直到 ECO 报告没有错误。
5. *保存更新后的 PCB 设计 (`.brd):** 确认 ECO 报告无误后，保存你的 PCB 文件 (File -> Save`)。

关键注意事项：

1. 库一致性： 确保 OrCAD Capture 中元件指定的 PCB 封装 (PCB Footprint 属性) 在 Allegro 的库路径中存在且引脚定义完全一致。这是更新失败最常见的原因。
2. 网表路径： Allegro 导入时选择的目录必须是 Capture 生成网表 (pst*.dat) 的实际目录。
3. ECO 报告是圣经： 永远不要忽略 ECO 报告中的错误和警告！导入后没有错误提示框不代表更新成功，必须看报告内容。
4. 备份： 导入网表前备份 PCB 文件是良好习惯。
5. 布局保护： 谨慎选择 Place changed components 选项。If same symbol 通常是首选，以避免布局被打乱。对于新增元件，需要手动放置。
6. 版本兼容性： 确保你使用的 OrCAD Capture 和 Allegro PCB Editor 版本兼容。同一套件（如 Cadence 17.4）下的版本通常没问题。
7. 更新后检查： 导入成功后，在 Allegro 中使用 Display -> Element 点击网络或元件，验证属性是否更新正确。检查新增元件是否已放置，删除的元件和网络是否已移除。

遵循这些步骤，并特别注意库匹配和 ECO 报告解读，就能可靠地将 OrCAD 原理图的更新同步到 PCB 设计中。