在PCB设计中，滤波电容容量选择需综合考虑电路特性、噪声频谱、电源动态响应及电容自身特性。以下是关键原则和步骤：

核心原则

1. 目标明确
   • 电源滤波：平滑直流电压（如整流后储能）。
   • 退耦/旁路：抑制高频噪声（如IC电源引脚的高频瞬变电流）。
   • 瞬态响应：应对负载突变（如MCU唤醒瞬间的电流浪涌）。

容量选择步骤

1. 基础容量估算

• 电源滤波（低频）：
  C_min ≥ (I_load × Δt) / ΔV

  • I_load：负载电流（A）
  • Δt：整流周期（如全波整流取10ms/50Hz）
  • ΔV：允许纹波电压（V）
    例：负载500mA，允许纹波0.1V，50Hz全波整流：
    C_min ≥ (0.5A × 0.01s) / 0.1V = 500μF（选1000μF留裕量）

• 退耦电容（高频）：

  • 通用规则：
  • 每IC电源引脚：1个 0.1μF（X7R/NPO陶瓷） + 1个 1~10μF（陶瓷/钽）。
  • CPU/FPGA等多电源引脚：并联 0.01μF、0.1μF、10μF 组合覆盖宽频段。

2. 抑制噪声频段

• 电容谐振频率：
  • 电容在自谐振频率（SRF）前呈容性，之后呈感性。
  • 目标：使电容SRF覆盖噪声主频（通常10MHz~1GHz）。
  • 策略：
  • 高频噪声：选小容量陶瓷电容（如0.01μF/0603封装的SRF约50MHz）。
  • 中低频噪声：选1~10μF陶瓷/钽电容（SRF约1~5MHz）。
  • 极高频：加0201封装的100pF电容（SRF > 500MHz）。

3. 动态响应需求

• 负载阶跃电流：
  C ≥ (I_step × t_rise) / ΔV
  • I_step：负载突变电流（A）
  • t_rise：电流上升时间（s）
  • ΔV：允许电压跌落（V）
    例：MCU唤醒电流300mA（上升时间1μs），允许压降50mV：
    C ≥ (0.3A × 1e-6s) / 0.05V = 6μF ➜ 选10μF陶瓷电容（低ESR）。

关键注意事项

1. 电容并联策略

   • 宽频覆盖：并联不同容值（如10μF + 0.1μF + 0.01μF）以覆盖更宽频带。
   • 降低ESL/ESR：多个小电容并联比单一大电容等效电感更低。

2. 电容特性优先级

   • 高频退耦：首选 陶瓷电容（X7R/X5R）→ 超低ESR/ESL。
   • 大容量储能：选 电解电容（铝/钽） → 注意钽电容耐压需降额50%。
   • 高温场景：避免Y5V陶瓷（容值随温度/电压剧变）。

3. 布局布线要点

   • 最短路径：退耦电容尽量靠近IC电源引脚（引线<3mm）。
   • 减小回路：电源-GND引脚与电容形成最小闭环面积（如使用过孔直连地平面）。

4. 电压与温度余量

   • 耐压：工作电压 ≤ 80% 额定电压（如5V电路选≥6.3V电容）。
   • 温度：选105℃电容（工业级）优于85℃。

典型场景参考

验证与调试

1. 仿真工具：通过SPICE模型分析电容对电源阻抗的影响（目标：全频段阻抗<目标值，如100mΩ）。
2. 实测工具：
   • 用示波器测量纹波（带宽≥200MHz）和高频噪声。
   • 用网络分析仪测试电容的阻抗-频率曲线（验证SRF位置）。
3. 容值调整：若高频噪声超标→减小并联电容容值（如用0.01μF替代0.1μF）。

总结：滤波电容选型本质是阻抗管理。通过 “小电容抑高频 + 大电容储能量 + 并联扩频带” 策略，结合布局优化，可有效抑制电源噪声。实际设计需在理论计算后，通过实测迭代优化。