好的，请看下面的 PCB 差分走线原理图和关键设计要点的中文说明：

PCB 差分走线示意图描述（文字描述）

1. 基本概念：

   • 差分走线由两条长度相等、间距恒定的平行走线组成（通常称为 P 和 N 线，或 + 和 - 线）。
   • 这对线传输的是大小相等、极性相反的信号。
   • 接收端通过检测这两条线的电压差来判断信号状态（逻辑高或逻辑低），而不是像单端信号那样检测对地的绝对电压。

2. 示意图关键元素 (想象一下这个画面)：

   ┌───[Driver IC]───┐                   ┌───[Receiver IC]───┐
   │                 │                   │                   │
   │   +---[P线]--------->------------------->---+          │
   │   |                                       |   |          │
   │   |      (恒定间距 D)                    |   |          │
   │   |                                       V   V          │
   │   +---[N线]--------->------------------->---+          │
   │                 │                   │                   │
   └─────────────────┘                   └───────────────────┘
              ▲                                       ▲
              │               (平行区域)              │
              └───────────────────────────────────────┘

   • 驱动端 (Driver IC): 产生原始差分信号的芯片。
   • 接收端 (Receiver IC): 接收并解码差分信号的芯片。
   • P 线 (正线): 传输信号正相位的走线。
   • N 线 (负线): 传输信号反相位的走线。
   • 恒定间距 (D): 两条走线之间的中心到中心的距离在整个平行布线区域必须保持一致。这是差分对设计的核心要求之一。
   • 平行布线区域: 两条线需要紧密耦合的区域。
   • 长度匹配/等长: 图中用箭头方向和并行线表示 P 线和 N 线的电气长度必须严格相等（通常在可控的误差范围内，如 +/- 5mil 或更小，取决于信号速率）。这是差分对设计的另一个核心要求。长度不等会导致信号偏移(Skew)，破坏差分信号的抗噪能力，降低信号质量。

关键设计规则和要求（中文）

1. 等长 (Length Matching / Phase Matching):

   • 目标： 确保 P 线和 N 线从驱动端输出到接收端输入的信号传输时间完全一致。
   • 原因： 如果长度差异过大，到达接收端的时间差会导致：
     • 有效差分电压降低（信号幅度变小）。
     • 共模噪声增加（外部干扰更难被抵消）。
     • 信号完整性恶化（时序裕量减小，眼图闭合）。
     • 电磁干扰增大。
   • 实现： 使用 PCB 设计软件的差分对布线功能和长度匹配工具。在需要补偿长度的地方添加蛇形走线 (Serpentine/Trombone)，但只能加在较长的那条线上（通常是较短的线走直线，较长的线绕蛇形线以达到匹配长度）。避免在靠近驱动器或接收器端以及过孔密集区域添加蛇形线。

2. 等距 (Constant Spacing):

   • 目标： 在整个耦合路径上保持 P 线和 N 线中心距恒定 (D)。
   • 原因：
     • 维持恒定的差分阻抗。阻抗是信号完整性的关键参数，由线宽(W)、线距(S)、介质厚度(H)和介电常数(Er)共同决定。间距变化会直接导致阻抗变化，引起信号反射。
     • 确保两条线之间的电磁场耦合强度一致，这对抵消共模噪声至关重要。
   • 实现： PCB 设计软件通常允许为差分对设置特定的间距规则，布线时会自动维持这个间距。在必须改变方向的地方，一起平滑地改变方向（避免锐角），通常使用 45° 角或圆弧拐角。

3. 差分阻抗控制 (Differential Impedance Control):

   • 目标： 将差分对的阻抗设计并控制在目标值（常见的有 90Ω, 100Ω, 等），并与驱动器和接收器的阻抗匹配。
   • 原因： 阻抗不匹配会导致信号反射，损耗信号能量，严重劣化信号质量（振铃、过冲、下冲）。
   • 实现：
     • 使用 PCB 叠层结构信息（材料 Er 值、各层厚度）。
     • 利用阻抗计算工具（在线计算器或 SI 仿真软件）确定合适的 线宽 (W) 和 线距 (S) 组合以达到目标阻抗。
     • 在 PCB 加工要求中明确指定差分阻抗值及容差（如 100Ω ±10%）。
     • 保持 参考平面 (Reference Plane) 的完整性至关重要！差分线下方（或上方）必须有完整、连续的接地层（GND）或电源层（PWR，需通过电容良好退耦）。避免在参考平面上跨分割（Split）或开槽（Slot），否则阻抗会失控。

4. 对称性 (Symmetry):

   • 目标： P 线和 N 线在物理布局上尽可能对称。
   • 原因： 保证两条线经历尽可能相同的物理环境和寄生参数（电容、电感），增强其抵消共模噪声的能力。
   • 实现：
     • 使用相同宽度的走线。
     • 在元件引脚、过孔、连接器端子等位置，确保两条线的路径是对称的。
     • 避免一条线靠近板边、大金属物体或其他可能带来不对称干扰的源头，而另一条线远离。

5. 最小化过孔 (Minimizing Vias):

   • 目标： 尽可能减少差分对使用的过孔数量。
   • 原因： 每个过孔都是一个阻抗不连续点（会反射信号），并且会引入额外的寄生电容和电感，劣化高速信号。过孔也会破坏两条线路径的对称性。
   • 实现：
     • 精心规划布线层，尽量在同一层或相邻层完成差分对的布线。
     • 如果必须换层：
       • P 和 N 线必须使用相邻的成对过孔同时换层。
       • 优先选择层叠中距离参考平面最近的层布线。
       • 考虑使用背钻 (Back Drilling) 去除过孔未连接部分的信号层铜箔（Stub），这对高速信号尤其重要。
       • 优化过孔结构（孔径、焊盘大小），或使用专用高速连接器以减少阻抗突变。

6. 与其他信号/器件的间距 (Separation from Other Signals/Components):

   • 目标： 避免差分对与其他信号（特别是高速开关信号、时钟、模拟信号）或噪声源（电源、电感、晶振）靠得太近。
   • 原因： 防止串扰 (Crosstalk) 和电磁干扰 (EMI)。
   • 实现： 遵循设计指南中的 3W 或 4W 规则 （与其他高速信号或敏感信号保持至少 3 或 4 倍差分线宽的距离）。必要时在差分对周围增加接地屏蔽过孔 (Ground Via Stitching / Guard Vias)。

7. 终端电阻 (Termination):

   • 目标： 在接收端（有时在驱动端）放置合适的电阻以匹配差分阻抗，吸收信号能量，防止反射。
   • 原因： 阻抗匹配是保证信号完整性的基本要求。
   • 实现：
     • 最常见： 在接收端差分引脚之间跨接一个阻值等于差分阻抗的电阻（如 100Ω）（差分终端）。
     • 有时使用： 在每个信号线到地之间各接一个电阻（阻值等于 2 倍差分阻抗）（单端终端），但这种形式稍微少见些。
     • 位置： 终端电阻必须非常靠近接收器（或驱动器）的输入（或输出）引脚放置，中间走线要非常短。

总结

设计 PCB 差分走线的核心是 “等长、等距、控阻抗”。通过遵循这些规则，才能最大化差分信号的优点：强大的抗共模干扰能力、较低的电磁辐射、更高的噪声容限和更好的信号完整性，这对于现代高速数字电路（如 USB、HDMI、PCIe、DDR 时钟、以太网、LVDS 等）的成功至关重要。

在实际设计中，务必参考具体芯片的数据手册和应用笔记，并利用 PCB 设计软件（如 Altium Designer, Cadence Allegro, KiCad 等）提供的差分对布线规则管理器来辅助实现这些要求。对于非常高速的设计，通常需要进行信号完整性 (SI) 仿真来进行验证和优化。