以下是高频信号 PCB 走线设计的关键注意事项（适用于 GHz 级别及以上）：

核心原则：控制阻抗、减小损耗、抑制干扰

1. 阻抗匹配与连续：

   • 精确计算阻抗： 根据叠层结构（介质厚度、铜厚、介电常数）、线宽、线距，使用阻抗计算工具（如 IPC-2141 公式、厂商工具、场求解器）计算并设计目标阻抗（通常 50Ω 或 100Ω 差分）。
   • 保持路径阻抗连续： 走线全程（包括过孔、连接器焊盘、元件焊盘）应尽量保持阻抗一致。避免线宽突变、层间换层导致的阻抗跳变。
   • 参考平面完整： 高速信号线下方/上方必须有完整、无分割的参考平面（GND 或 Power Plane）。避免跨分割区走线，这会严重破坏阻抗连续性并增大环路电感。

2. 最小化信号路径长度与弯曲：

   • 最短路径： 在满足连接要求的前提下，走线长度应尽可能短，减小信号延迟和损耗。
   • 避免锐角/直角弯折： 使用 45° 斜角 或 圆弧弯折（最佳）。直角或锐角会增加导体的有效宽度，导致局部电容增大，引起阻抗突变和信号反射。
   • 差分对：
     • 等长布线： 差分对内的 P/N 信号线长度必须严格匹配（通常在目标频率波长/10 以内，例如 5GHz 要求 ≤ 1.2mm）。使用蛇形线（Serpentine）补偿长度时要保证对称性。
     • 等距布线： 差分对两线间距应保持恒定。
     • 对称布线： 差分对的走线路径应尽可能对称，平行走线。
     • 减小对内偏斜： 避免过孔或其他障碍物导致两条线路径差异过大。

3. 过孔设计与管理：

   • 尽量减少过孔数量： 每个过孔都会引入阻抗不连续点、寄生电容/电感和反射。
   • 优化过孔结构：
     • 使用小尺寸过孔： 减小焊盘和孔径（典型值：孔径 8-10mil，焊盘 16-18mil）。
     • 背钻 / 控深钻： 对于通孔，移除信号换层后未连接的短桩（Stub），该短桩是造成谐振和信号失真的主因（尤其在 >5GHz）。
     • 使用盲孔/埋孔（HDI）： 避免产生长短桩，是实现高密度高频布线的常用手段。
     • 增加返回地过孔： 在信号换层处（尤其是差分对换层时），信号过孔旁边紧邻放置多个（通常 1-2 个）接地过孔，为返回电流提供低感抗路径。保持地过孔与信号过孔间距一致。
   • 过孔阻抗仿真： 对关键路径上的过孔结构进行 3D 电磁场仿真，优化其性能。

4. 减少损耗：

   • 铜箔选择： 优先选用低粗糙度铜箔（如 RTF, HVLP）。高频下趋肤效应显著，粗糙铜表面会增加导体损耗。
   • 介质材料选择： 高频应用优先选用低损耗因子（Df）、低且稳定的介电常数（Dk）板材（如 Rogers, Isola 的高速材料系列），避免使用普通 FR4。
   • 避免长距离走线： 损耗与长度成正比，尤其在高频。

5. 串扰抑制：

   • 3W 原则： 确保相邻走线边缘间距 ≥ 3 倍线宽(W)。这是抑制近端串扰的基本规则。
   • 差分对内耦合： 差分对两线间距通常为 1W - 2W，以保持良好耦合。
   • 层间隔离： 相邻信号层走线方向应垂直（正交布线），利用参考平面进行屏蔽。避免平行长距离走线。
   • 增加线间距： 在空间允许下，尽可能拉开高速线与低速线/其他高速线的距离。
   • 保护地线： 在关键高速线（尤其是单端线）两侧或靠近干扰源侧敷设接地铜皮并打地孔（Guard Trace with Ground Vias）。

6. 电源完整性（PI）与回路管理：

   • 低阻抗电源/地平面： 使用大面积铜箔、足够数量的去耦电容（不同容值、靠近 IC 引脚放置）确保高频电源阻抗足够低。
   • 最小化信号回路面积： 高速信号的返回电流会沿着走线下方的参考平面路径流动。保持参考平面连续、无分割，是减小环路面积、降低辐射和 EMI 的关键。关键信号换层时伴随地过孔。
   • 避免跨分割： 绝对禁止 高速信号线跨越参考平面上的分割（裂缝、开槽、不同网络区域）。这会极大增大环路电感，破坏信号完整性并产生强辐射。

7. 端接：

   • 根据信号类型（源端/末端）、拓扑结构（点对点、菊花链、多点分支）和驱动/接收器特性，在信号路径末端或始端添加合适的端接电阻（如源端串联端接、末端并联端接、戴维南端接、差分端接），消除反射。

8. 仿真与验证：

   • 布线前仿真： 对关键网络进行拓扑规划、端接策略、叠层阻抗仿真。
   • 布线后仿真： 使用 SI/PI 仿真工具（如 Ansys HFSS/SIwave, Cadence Sigrity, Keysight ADS）进行信号完整性（眼图、S 参数）、电源完整性（阻抗、噪声）、EMI 仿真。重点关注损耗、反射、串扰、过孔效应。
   • 规则检查： 利用 EDA 工具的 DRC（设计规则检查）和针对高速的约束管理器（Constraint Manager），严格检查阻抗、长度匹配（差分对内、时序总线组内）、间距等规则。

9. 其他细节：

   • 避免在晶振、振荡器下方走线： 防止敏感时钟信号受到干扰。
   • 连接器选型与布局： 高速连接器本身要有良好的高频特性和屏蔽，布局尽量减少信号在连接器和板内走线之间的不连续性。
   • 测试点： 添加测试点时需考虑其引入的容性负载和阻抗不连续，尽量使用非侵入式方式（如边缘耦合或专用 RF 测试点），测试点下方掏空参考平面以减小电容。

总结：高频 PCB 布线是系统工程，核心是“控制阻抗”和“管理回路”。 必须将精确阻抗计算、连续参考平面、最小化路径长度与弯曲、优化过孔、严格差分对设计、抑制串扰、电源完整性、仿真验证结合起来，才能确保高频信号的可靠传输。板材选择和加工工艺（如背钻）也至关重要。