orcad的图如何导出pcb

在 OrCAD Capture 中设计好原理图后，需要导出设计数据（主要是网表和相关文件）才能导入到 PCB 设计软件（如 Cadence Allegro、Altium Designer、KiCad、PADS 等）中进行布局布线。

以下是详细的导出步骤（以导出用于 Cadence Allegro 的标准格式为例，这是最常见的使用场景），并说明如何适配其他 PCB 软件：

? 核心步骤：生成网表

*打开原理图设计 (`.dsn`):**
- 在 OrCAD Capture 中打开你的设计项目文件（.dsn）。
执行设计规则检查 (DRC - Design Rules Check):
- 非常重要！ 在生成网表之前，必须确保原理图没有电气错误（如未连接的引脚、电源/地短路、单端网络等）。
- 在项目管理器窗口中，右键点击你的设计名称（位于最顶层），选择 Design Rules Check...。
- 在弹出的对话框中，通常保持默认设置即可（勾选必要的检查项，如 Check design rules, Check hierarchical port connections 等）。
- 点击确定运行 DRC。
- 仔细检查 DRC 报告： 在 Session Log 窗口查看报告。必须确保报告中没有 Error（错误），只有 Warning（警告）时需要判断是否影响网表生成（通常警告也需要关注，但可能不影响生成）。如果有错误，必须修复后才能继续。
生成网表 (Create Netlist):
- 在项目管理器窗口中，右键点击你的设计名称（位于最顶层），选择 Create Netlist...。
- 这会打开 "Create Netlist" 对话框。

⚙ 配置网表生成选项（关键步骤！）

在 "Create Netlist" 对话框中，配置以下关键选项：

选择 PCB 编辑器 (PCB Editor):
- 转到 PCB Editor 选项卡。
- 这是为 Allegro 生成网表的标准方式。
设置输出网表目录 (Netlist Files Directory):
- 在 Netlist Files Directory: 框内，强烈建议输入一个新的、空白的文件夹路径（例如 D:\MyProject\netlist）。这可以避免文件混乱，确保只包含本次生成的文件。点击旁边的 ... 按钮浏览选择或创建文件夹很方便。
- ⚠️ 重要： 确保路径不包含空格和中文字符，否则 Allegro 或其他工具导入时可能会出错。使用纯英文字母、数字和下划线。
选择网表格式 (Netlist Files Options):
- 在 Options 区域，确保 Create PCB Editor Netlist 被勾选。
- 对于 Allegro，默认的格式通常是正确的。核心文件是 pstxnet.dat (网络连接), pstxprt.dat (元件属性) 等。
配置库/封装路径 (Library Setup - 可选但推荐):
- 切换到 Other 选项卡。
- 在 Part Libraries 区域，确保列出了你的原理图元件库（.olb 文件）。
- 更关键的是： 在 PCB Footprint 区域：
  - Name: 列应该对应你原理图中每个元件定义的 PCB Footprint 属性值（比如 0603, SOIC8, TQFP100 等）。
  - Value: 列必须指向存储这些实际封装文件（.dra 和 .psm 文件?）的物理磁盘路径（文件夹）。
  - 使用 Browse... 按钮添加封装库路径。确保路径正确✅，Allegro 在导入网表时需要根据这里的 Value 路径找到封装?。
  - 如果原理图中所有元件使用的封装都集中在少数几个库路径下，这里配置好路径非常关键。如果路径分散或不正确，Allegro 会在导入网表时报告找不到封装错误。
生成网表 (Run):
- 配置好所有选项后，点击对话框底部的确定按钮。
- OrCAD Capture 开始处理原理图并生成网表文件。处理进度和信息会显示在 Session Log 窗口。
- 检查 Session Log: 生成完成后，务必再次检查 Session Log！ 确保没有 Error 报告。常见的错误如缺失封装路径、元件未定义 PCB Footprint 属性、DRC 未修复的错误等都会在这里显示。必须解决所有错误❗。

? 生成的网表文件

生成成功后，打开你指定的输出目录（如 D:\MyProject\netlist），你会看到类似以下文件：

pstchip.dat (芯片信息)
pstxnet.dat (网络连接信息 - 最重要)
pstxprt.dat (元件属性信息 - 最重要)
pstl2u.dat (逻辑到物理的映射, Allegro 需要)
pstdev.dat (设备信息)
allegro.cfg (可选的配置文件)
（可能还有其他 .dat 文件）

这些文件（尤其是 pstxnet.dat, pstxprt.dat, pstchip.dat，通常需要 pstl2u.dat）就是 Allegro 导入原理图数据所需要的网表文件。

➡ 下一步：导入 PCB 软件

对于 Cadence Allegro:
1. 打开 Allegro PCB Editor。
2. 创建一个新的空板文件（.brd) 或打开一个现有的板文件。
3. 菜单：File -> Import -> Logic...
4. 在 "Import Logic" 对话框中：
  - 选择 Import directory: 指向你生成网表时指定的那个输出文件夹（如 D:\MyProject\netlist）。
  - 在 Import logic type 下拉菜单选择 Design entry CIS (Capture)。
  - 确保 Place changed component 选项处于合适状态（通常选 Always 或 If same symbol）。
  - 勾选 Allow etch removal during ECO (推荐)。
  - 点击 Import Cadence 按钮。
5. Allegro 读取网表文件。仔细查看命令窗口 (Command) 的输出信息。检查是否有错误（如封装路径错误、找不到封装、元件PIN数不匹配等）。导入成功且无错误后，原理图中的元件和网络连接关系就出现在 Allegro 的 Placement 列表和 Logic 网络中了。
对于其他 PCB 软件 (如 Altium Designer, KiCad, PADS):
- 目标不同： 你需要生成该软件能识别的通用格式网表，而不是 Allegro 格式。
- 步骤关键差异： 回到 OrCAD Capture 的 Create Netlist... 对话框。
  - 切换到 Other 选项卡。
  - 在 Formatters 列表中，选择你的目标 PCB 软件支持的格式。常见的通用格式有：
    - teledynes.dll / Telesis: 老的通用格式，很多软件兼容（文件扩展名 .net)。
    - protel.dll / Protel: Altium Designer (前身 Protel) 常用格式（文件扩展名通常是 .net 或在 Altium 中直接导入 .txt）。
    - pads.dll / PADS: 用于导入 Mentor PADS (文件扩展名 .asc)。
    - spice.dll / Spice: 用于仿真，不是标准 PCB 网表。
    - edif2k.dll / EDIF 200: 另一种通用标准格式（文件扩展名 .edn / .edif）。
    - KiCad 通常能导入 Telesis (teledynes.dll) 或 PADS (pads.dll) 格式。
  - 选择合适格式后，同样需要指定输出目录（避免中文/空格），然后点击确定生成。
- 查阅目标软件文档： 生成特定格式的网表后，需要查阅你使用的 PCB 软件（如 Altium, KiCad, PADS）的文档，了解如何导入该特定格式的网表文件。通常是在 PCB 软件中找到 "Import Netlist"、"Import Schematic" 或 "Forward Annotate" 之类的功能菜单。

? 总结关键点

必须通过 DRC！ ：这是成功导出和导入的前提。
正确设置 PCB Footprint 属性： 原理图中每个元件必须有有效的封装名（如 0805, SOIC-8），且这个封装名必须能在 PCB 软件的库中找到。
配置封装库路径： 在生成 Allegro 网表时，必须在 Other 选项卡的 PCB Footprint 部分正确设置封装库（.dra/.psm）的物理磁盘路径。
使用纯净输出目录： 每次生成网表时指定一个新的、空白的纯英文路径。
仔细阅读日志： DRC 后和网表生成后，Session Log 是查找错误信息的首要位置。
选择合适的网表格式： 根据你的目标 PCB 软件选择正确的 Formatter（PCB Editor 用于 Allegro，teledynes/protel/pads 等用于其他软件）。
理解后续步骤： 生成网表只是第一步，必须将其正确导入到 PCB 设计软件中才能真正开始布局布线。