在电源PCB设计中，“阻抗计算”主要指控制电源分配网络（PDN）的阻抗，确保电源能稳定、高效地为负载（如芯片）供电，电压波动在允许范围内。这与高速信号线的特征阻抗（如50Ω）不同，电源PDN的目标是降低阻抗，尤其是高频阻抗。以下是关键点和计算方法：

一、 核心目标：降低PDN阻抗 (Z_target)

电源阻抗需满足：
Z_PDN ≤ ΔV / ΔI

• ΔV：负载允许的最大电压波动（如±5% * V_cc）。
• ΔI：负载瞬态电流变化量（如CPU突发电流）。
  例如：若ΔV=50mV, ΔI=10A，则 Z_target ≤ 5mΩ。

二、 阻抗组成与计算

PDN阻抗由直流电阻（R_DC）和交流阻抗（主要是感抗X_L）构成：
Z = R_DC + jωL （ω=2πf，L为回路电感）

1. 直流电阻 (R_DC)

   • 公式：R<sub>DC</sub> = ρ * (L / A)
     • ρ：铜箔电阻率（1.7×10⁻⁶ Ω·cm）
     • L：电流路径长度（cm）
     • A：走线/平面截面积（cm²，A=宽度×厚度）
   • 设计要点：加宽电源/地线、缩短路径、使用厚铜箔（如2oz）。

2. 回路电感 (L_loop)

   • 高频阻抗主导因素：Z ≈ ωL（ω=2πf）。
   • 最小化电感方法：
     • 减小回路面积：电源与地平面相邻叠层（如相邻层设计）。
     • 缩短电流路径：负载就近放置电容。
     • 平面层间电容：减小平面间距（如用薄介质层）。

3. 电容阻抗计算
   电容在PDN中提供低阻抗路径，其阻抗为：
   Z_C = √(ESR² + (X_L - X_C)²)

   • X_C = 1/(2πfC)（容抗）
   • X_L = 2πfESL（电容自身感抗）
   • ESR：等效串联电阻
   • 谐振点：f_res = 1/(2π√(L·C))，此处阻抗最低（=ESR）。

三、 设计步骤与要点

1. 确定目标阻抗 (Z_target)
   根据ΔV/ΔI计算所需最大阻抗。

2. 优化叠层结构

   • 电源/地平面相邻布置（最小化回路电感）。
   • 减小平面间距（如用0.1mm介质层）。

3. 电容选型与布局

   • 容值搭配：大电容（如10μF）滤低频 + 小电容（如0.1μF）滤高频。
   • 低ESL/ESR：选陶瓷电容（如X7R/X5R）、贴片封装（0402/0201）。
   • 就近放置：小电容直接放在芯片电源引脚旁。

4. 平面/走线设计

   • 避免电源平面分割，保持低阻平面。
   • 关键负载使用宽短走线连接电容。

四、 仿真与验证

1. 频域仿真：使用SI/PI工具（如ADS, SIwave）生成PDN阻抗曲线（Z vs Frequency），确保全频段低于Z_target。
2. 时域仿真：验证负载突变时的电压跌落（IR Drop）和噪声。
3. 实测：用网络分析仪测量PDN阻抗，或用示波器观测电压纹波。

五、 关键公式总结

设计口诀

“平面相邻间距小，电容低感贴芯片，回路面积缩到最小，高频阻抗自然低。”

通过控制PDN阻抗，可显著降低电源噪声（如纹波/振铃），提升系统稳定性。实际设计中需结合仿真迭代优化，尤其注意>100MHz的高频阻抗。