orcad关联pcb

在 OrCAD 中“关联PCB”（通常指将原理图设计传递到PCB设计工具进行布局布线）的核心步骤是生成并导入网表。以下是详细的中文流程和说明：

核心步骤：生成网表 (Netlist)

打开原理图设计： 在 OrCAD Capture 中打开你的项目（.DSN 文件）。
检查封装分配：
- 确保每个元器件（Part）都正确指定了 PCB封装名 (PCB Footprint)。这是关联的关键！
- 在原理图中双击元器件，查看 Properties 中的 PCB Footprint 属性（或在原理图页面右键选中元器件 -> Edit Part -> 查看属性）。
- 封装名必须与后续使用的 PCB 设计软件（如 Cadence Allegro, KiCad, Altium Designer 等）中的封装库名称完全一致。
执行 DRC (设计规则检查)：
- 菜单栏：Tools -> Design Rules Check...。
- 勾选 Check design rules 和 Check hierarchical port connections 等必要选项。
- 点击 确定 运行检查。在 Session Log 窗口查看错误和警告。必须修复所有错误 (Error)，否则网表无法正确生成或导入PCB。警告 (Warning) 也应尽量解决。
生成网表：
- 菜单栏：Tools -> Create Netlist...。
- 关键选择：PCB 编辑器类型：
  - 如果你使用 Cadence Allegro： 选择标签页 Allegro 或 Allegro/OrCAD PCB Designer。确保 Output board 路径正确（通常是你的项目文件夹）。点击 确定 生成网表（通常是 .net 文件）。
  - 如果你使用其他PCB软件（如 Altium, KiCad, PADS 等）： 选择标签页 Other。在 Formatters 列表中选择合适的格式：
    - teledynepads.dll (常用格式，适用于很多软件)
    - protel.dll 或 protel2.dll (Altium Designer 兼容)
    - 查看你的目标PCB软件文档，确定推荐使用的 OrCAD 网表格式。
  - 确保 Output board 路径正确。点击 确定 生成网表（通常是 .net 或 .txt 文件）。
- 重要： 注意 Session Log 中的报告，确认网表成功生成且没有错误。

在 PCB 设计软件中导入网表

这一步在 PCB 设计软件中进行（以下以 Allegro 为例，其他软件操作类似）：

启动 PCB 设计工具： 打开 Cadence Allegro PCB Editor。
创建或打开Board文件：
- 如果是新设计：File -> New... 创建一个新的 Board 文件（.brd）。
- 如果是已有设计：打开相应的 .brd 文件。
设置库路径：
- 在导入网表前，必须设置好封装库（padpath 和 psmpath）路径。路径应指向包含你在原理图中指定的所有 PCB 封装的文件夹。
- 路径设置通常在 Setup -> User Preferences... -> Paths -> Library 中进行。
导入网表：
- 菜单栏：File -> Import -> Logic...。
- 在弹出的窗口中：
  - Import design type：选择 Design entry CIS (Capture)。
  - Place changed component：推荐选择 Always。
  - Import directory：浏览选择你之前生成网表文件时指定的 Output board 路径（包含 .net 文件）。
  - Import Cadence：点击此按钮开始导入。
检查导入结果：
- 导入过程会生成详细的报告（通常在命令窗口或专门的报告文件中查看）。
- 关键：检查报告中的错误 (Errors) 和警告 (Warnings)。
- “0 Errors” 是导入成功的必要条件。所有错误必须解决，通常错误原因是：
  - 封装名在库中找不到 (Cannot find symbol...)。
  - 封装引脚数与原理图符号引脚数不匹配。
  - 网表和 PCB 文件版本兼容性问题。
  - 库路径设置错误。
- 解决错误后，可能需要重新在 Capture 中生成网表或重新在 Allegro 中导入。
- 导入成功后，元器件（以Outline显示）和网络连接（飞线/Rat’s Nest）应该出现在 PCB Canvas 中（通常在板框外）。

关联后的协同工作 (ECO - 工程变更单)

在原理图修改后，需要将变更传递给 PCB：

在 Capture 中修改原理图并保存。
在 Capture 中重新生成网表（Tools -> Create Netlist...）。确保导出到相同的目录。
在 Allegro PCB Editor 中：
- 打开修改前的 PCB 文件。
- File -> Import -> Logic...。
- 确保 Import design type 为 Design entry CIS (Capture)。
- 确保 Place changed component 设置为 Always 或 If same symbol（推荐 Always）。
- 确保 Import directory 指向包含新网表的相同路径。
- 点击 Import Cadence。Allegro 会将新的网表与当前 PCB 设计进行比较，并生成一个 ECO（工程变更单）对话框。
处理 ECO：
- 在 ECO 对话框中，Allegro 会列出需要添加、删除或更新的元器件和网络。
- 仔细检查每一项变更！
- 确认无误后，点击 OK 按钮应用变更到 PCB 设计。
- Allegro 会自动更新网络连接、添加新元器件、删除不再存在的元器件（如果选择 Always 放置）。被修改但保留的元器件可能需要手动重新摆放。

关键注意事项

封装一致性是根本： Capture 中的 PCB Footprint 属性值必须与 PCB 库中的封装名称 100% 精确匹配（包括大小写和空格）。
库路径必须正确： PCB 软件必须在设置好的库路径中找到所有封装。
DRC 和 Netlist 零错误： 导入 PCB 前，Capture 中的 DRC 必须无错误，网表生成报告必须无错误。
ECO 需谨慎： 每次导入网表更新（ECO）时，务必仔细检查变更列表，避免错误删除或添加。
中文/特殊字符路径： 尽量避免项目路径、库路径、元器件名、封装名中包含中文或特殊字符（@, #, 空格 等），这可能导致不可预知的兼容性问题。
版本兼容性： 确保使用的 OrCAD Capture 版本与 PCB 设计软件（如 Allegro）版本兼容。不同大版本之间有时存在兼容性问题。

总结： OrCAD Capture 与 PCB 工具的“关联”本质是通过生成准确网表并在PCB工具中正确导入来实现的。核心是确保封装名称一致和库路径设置正确。后续设计的同步则通过重新生成网表 + ECO 导入来完成。务必重视过程中的错误检查和报告阅读。