无源晶振（晶体谐振器）的PCB布局对电路稳定性和抗干扰性至关重要。以下是关键布局原则（中文版）：

1. 靠近主控芯片放置

• 最短路径：晶振尽量靠近主控芯片（如MCU、CPU）的时钟输入引脚（OSC_IN/XTAL1）。
• 避免绕线：减少走线长度（一般建议 ≤10mm），降低寄生电容和辐射干扰。

2. 走线规范

• 短、直、等长：XTAL1（输入）和XTAL2（输出）走线尽量短且等长（长度差≤100mil）。
• 远离干扰源：
  • 避开高速信号线（如USB、高频电源）、电感、变压器。
  • 远离板边、连接器、电源模块。
• 禁止过孔：避免在晶振走线上使用过孔（减少寄生电感/电容）。
• 包地处理：
  • 晶振走线两侧用GND走线包围，每隔100-200mil添加GND过孔（形成法拉第笼）。
  • 下方禁止其他信号层走线（参考第4层原则）。

3. 负载电容布局

• 对称紧邻：两个负载电容（CL1、CL2）对称放置在晶振和芯片之间。
• 短接地路径：电容接地端直接打GND过孔到主地平面（避免菊花链接地）。

4. 地平面与铺铜

• 完整地平面：晶振下方保持完整地平面（参考层），禁止分割。
• 非必要不铺铜：
  • 晶振下方1mm内禁止铺铜（减少寄生电容）。
  • 晶振外壳接地需谨慎（仅当外壳明确标注接地时连接，否则浮空）。

5. 电源滤波

• 主控芯片的晶振电源引脚（若有）增加 0.1μF退耦电容，靠近引脚放置。

6. 测试点与调试

• 预留晶振使能/停用焊盘（方便调试）。
• 避免在晶振附近放置测试点/丝印。

错误示例 vs 正确示例

关键总结

1. **近**：紧靠主控芯片时钟引脚  
2. **短**：XTAL1/XTAL2走线≤10mm，等长  
3. **净**：晶振下方1mm净空，不铺铜  
4. **包**：走线包地 + GND过孔屏蔽  
5. **地**：电容直接接地平面，无共享路径

遵循以上原则可显著降低时钟抖动、启动失败和EMI问题。? 若为高速设计（>25MHz），建议进一步做3D电磁场仿真验证。