STM32F103 系列微控制器使用 12MHz 外部晶振时，需注意以下配置和要点：

1. 硬件连接

• 晶振引脚：将 12MHz 无源晶振连接到芯片的 OSC_IN (PH0) 和 OSC_OUT (PH1) 引脚。
• 负载电容：通常在晶振两端添加 10~22pF 的负载电容（具体值参考晶振手册）。
• PCB 布局：晶振尽量靠近芯片，避免长走线干扰。

2. 时钟树配置

STM32F103 的 最大主频为 72MHz，需通过 PLL 倍频实现：

1. HSE（外部高速时钟）：启用 12MHz 外部晶振作为时钟源。
2. PLL 配置：
   • HSE 预分频：PLL输入 = HSE / PREDIV（默认不分频，PREDIV=1）。
   • PLL 倍频：PLL输出 = PLL输入 × 9 → 12MHz × 9 = 108MHz（需调整其他分频器）。
3. 系统时钟分频：
   • AHB 分频 (HCLK)：通常设为 1 分频 → 72MHz。
   • APB1 分频 (PCLK1)：最大 36MHz → 2 分频 → 36MHz。
   • APB2 分频 (PCLK2)：最大 72MHz → 1 分频 → 72MHz。

3. 代码配置（以标准库为例）

#include "stm32f10x.h"

void SystemClock_Init(void) {
    RCC_DeInit(); // 复位 RCC 寄存器

    // 1. 启用 HSE
    RCC_HSEConfig(RCC_HSE_ON);
    while (RCC_WaitForHSEStartUp() != SUCCESS);

    // 2. 配置 PLL
    RCC_PLLConfig(RCC_PLLSource_HSE_Div1, RCC_PLLMul_9); // 12MHz × 9 = 108MHz
    RCC_PLLCmd(ENABLE);
    while (RCC_GetFlagStatus(RCC_FLAG_PLLRDY) == RESET);

    // 3. 配置系统时钟分频
    RCC_HCLKConfig(RCC_SYSCLK_Div1);    // HCLK = 72MHz
    RCC_PCLK1Config(RCC_HCLK_Div2);     // PCLK1 = 36MHz
    RCC_PCLK2Config(RCC_HCLK_Div1);     // PCLK2 = 72MHz

    // 4. 切换系统时钟到 PLL
    RCC_SYSCLKConfig(RCC_SYSCLKSource_PLLCLK);
    while (RCC_GetSYSCLKSource() != 0x08);
}

4. 常见问题

• 晶振不起振：检查电容值、焊接问题或是否启用 HSE。
• 时钟超频：确保 PLL 输出不超过 72MHz（需调整分频系数）。
• Flash 等待周期：主频超过 24MHz 时，需设置 FLASH_ACR 的 LATENCY 为 2。

5. 工具辅助

• 使用 STM32CubeMX 自动生成时钟配置代码。
• 通过 STM32CubeIDE 的时钟树可视化工具验证配置。

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