以下是 74LS192（同步十进制可逆计数器）的引脚图和真值表的中文详解：

一、引脚图（16引脚DIP封装）

缺口朝左时，引脚序号排列如下：

      ┌─┬─┐
  CP↑ │1 └┐    16│ Vcc  
  CP↓ │2   │   15│ Q0   
   MR │3   │   14│ Q1   
   PL │4  74│  13│ Q2   
   P0 │5 LS│  12│ Q3   
   P1 │6 19│  11│ ~TC  
   P2 │7 2 │  10│ ~BO  
   GND│8   │   9│ P3   
      └────┘

引脚功能说明：

1. CP↑（Clock Up）：加计数时钟输入端（上升沿触发）
2. CP↓（Clock Down）：减计数时钟输入端（上升沿触发）
3. MR（Master Reset）：异步清零端（高电平有效，直接清零）
4. PL（Parallel Load）：异步预置数控制端（低电平有效，加载P0-P3数据）
5. P0-P3：预置数并行输入（P3为最高位）
6. Q0-Q3：计数输出（Q3为最高位）
7. ~TC（Terminal Count）：进位输出（加计数到9时，输出低电平脉冲）
8. ~BO（Borrow）：借位输出（减计数到0时，输出低电平脉冲）
9. GND：电源地（0V）
10. Vcc：电源正极（+5V）

二、真值表（功能表）

关键说明：

1. 异步清零（MR）：优先级最高，立即生效（不受时钟控制）。
2. 异步预置（PL）：当 PL=0 时，无视时钟状态，直接加载 P0-P3 数据。
3. 计数规则：
   • 加计数：从 0 → 9 循环，9→0 时 ~TC 产生负脉冲。
   • 减计数：从 9 → 0 循环，0→9 时 ~BO 产生负脉冲。
4. 计数条件：PL=1 且 MR=0 时，时钟上升沿触发计数（CP↑ 或 CP↓）。

三、工作状态表示例

四、附加说明

• 同步预置 vs 异步预置：74LS192 的预置是异步的（直接生效），与时钟无关。
• 双时钟设计：加/减计数使用独立时钟，计数方向由时钟源决定。
• 典型应用：级联计数器、频率分频器、计时电路等。
• 替换型号：74LS193（4位二进制可逆计数器）、CD40192（CMOS 版本）。

⚠️ 注意：实际使用时，未使用的控制引脚需接固定电平（如 PL 接高电平，MR 接低电平），避免悬空导致误动作。

如果需要具体电路示例或时序图，可进一步说明！