74ls76引脚图及真值表

以下是 74LS76 双 JK 触发器芯片的引脚图及真值表的详细说明（中文）：

74LS76 引脚图 (16-pin DIP 封装)

俯视图（缺口朝上，左下角为引脚1，逆时针编号）：

    +---+--+---+
1CLR' |1  +--+ 16| Vcc (+5V)
1CLK  |2       15| 2CLK
1PR'  |3       14| 2CLR'
1J    |4  74   13| 2PR'
GND   |5  LS   12| 2K
1K    |6  76   11| 2Q'
1Q'   |7       10| 2Q
1Q    |8        9| 2J
    +-----------+

引脚功能解释 (按编号)：
1. 1CLR' (或 1CD')：触发器 1 的异步清零 (复位) 端 (低电平有效)
2. 1CLK：触发器 1 的时钟输入端 (下降沿触发)
3. 1PR' (或 1SD')：触发器 1 的异步置位 (置 1) 端 (低电平有效)
4. 1J：触发器 1 的 J 数据输入端
5. GND：接地端 (0V)
6. 1K：触发器 1 的 K 数据输入端
7. 1Q'：触发器 1 的反相输出端
8. 1Q：触发器 1 的同相输出端
9. 2J：触发器 2 的 J 数据输入端
10. 2Q：触发器 2 的同相输出端
11. 2Q'：触发器 2 的反相输出端
12. 2K：触发器 2 的 K 数据输入端
13. 2PR' (或 2SD')：触发器 2 的异步置位 (置 1) 端 (低电平有效)
14. 2CLR' (或 2CD')：触发器 2 的异步清零 (复位) 端 (低电平有效)
15. 2CLK：触发器 2 的时钟输入端 (下降沿触发)
16. Vcc：正电源端 (+5V)

✅ 提示：' 符号或名称后的横线表示低电平有效（如 PR' / CLR'）。异步操作不受时钟控制。

74LS76 真值表

该真值表描述了每个 JK 触发器的逻辑行为。 74LS76 是下降沿触发型器件，即输出状态在时钟 (CLK) 信号从高电平跳变到低电平 (HIGH -> LOW) 的瞬间根据 J、K 端的状态变化。

主要功能表：

`PR'`	`CLR'`	`CLK` (↓)	J	K	Q	Q'	操作模式说明
L	H	X	X	X	H	L	异步置位 (Set)。Q 立即置 1，无视 J, K, CLK
H	L	X	X	X	L	H	异步清零 (Clear/Reset)。Q 立即置 0，无视 J, K, CLK
L	L	X	X	X	H*	H*	非法状态 (禁用)！导致输出不确定。绝对避免同时为低！
H	H	↓	L	L	Q₀	Q̅₀	保持 (No Change)。输出保持原状态
H	H	↓	H	L	H	L	置位 (Set)。输出置 1
H	H	↓	L	H	L	H	复位 (Reset)。输出置 0
H	H	↓	H	H	Q̅₀	Q₀	翻转 (Toggle)。输出取反
H	H	H, L, ↑	X	X	Q₀	Q̅₀	保持 (No Change)。仅在下降沿时可能改变

符号说明:
- PR', CLR'：低电平有效的异步置位/清零输入。
- CLK (↓)：下降沿触发（时钟从高电平变为低电平时有效）。
- X：任意状态（无论高低电平均可）。
- L：低电平 (Logic 0)。
- H：高电平 (Logic 1)。
- Q₀, Q̅₀：触发器在本次有效时钟边沿发生之前的输出状态。
- H*：当 PR' 和 CLR' 同时为低时，两个输出都可能暂时变成高电平，但这是一种不稳定、不可靠的禁用状态，实际电路中必须避免。

关键特性总结

异步优先：PR' 和 CLR' 为低电平有效的异步输入。任何一端有效时，将立即强制输出到指定状态（PR'低置1，CLR'低置0），无视 J, K 和 CLK 的状态。同时为低是非法状态。
下降沿触发：只有在 CLK 输入经历一个从高到低的变化（↓）时，并且在 PR' 和 CLR' 都为高电平（无效）的前提下，输出状态才会根据此时的 J 和 K 输入值按照标准 JK 触发器规则更新。
标准 JK 功能 (同步操作)： 当 PR' = H 且 CLR' = H 时，在 CLK 下降沿时：
- J=0, K=0：保持原状态。
- J=1, K=0：置位（Q=1）。
- J=0, K=1：复位（Q=0）。
- J=1, K=1：翻转（Q取反）。
双路独立：芯片内部包含两个完全独立且功能相同的 JK 触发器。使用时务必注意区分标号 1 和 2。