74LS373 是一款非常常用的 三态输出的 8 位 D 型透明锁存器。它的工作原理可以分解为以下关键部分：

1. 核心功能：数据锁存

   • 它的核心是 8 个独立的 D 型锁存器。每个锁存器负责锁存一位二进制数据（0 或 1）。
   • 数据通过 数据输入端 (D0 - D7) 输入。

2. 锁存使能端 (LE / G)：控制“透明”与“锁存”状态

   • 这是控制锁存器行为的关键引脚。通常标记为 LE (Latch Enable) 或 G。
   • 当 LE 为高电平 (1) 时：
     • 锁存器处于 “透明”模式。
     • 此时，输入数据 (D0-D7) 会 几乎立即（经过一个短暂的逻辑门延迟）传递到输出端 (Q0-Q7)。输出 Q 直接跟随输入 D 的变化。就像输入直接连通输出一样。
   • 当 LE 从高电平变为低电平 (1 -> 0) 时：
     • 在 LE 下降沿 发生的关键时刻，锁存器会 “捕获”或“锁存” 输入端 D0-D7 上 当前的瞬时数据值。
   • 当 LE 为低电平 (0) 时：
     • 锁存器处于 “锁存”模式。
     • 此时，输出端 (Q0-Q7) 保持住 LE 下降沿时锁存住的数据值，不再跟随输入 D 的任何变化。输入 D 的变化对输出 Q 没有影响。
     • 锁存的数据会一直保持，直到 LE 再次变为高电平使锁存器进入透明模式，或者直到下一次 LE 的下降沿到来捕获新的数据。

3. 输出使能端 (OE / OC)：控制输出到总线

   • 该引脚通常标记为 OE (Output Enable) 或 OC (Output Control)。
   • 当 OE 为低电平 (0) 时：
     • 输出缓冲器被 使能。此时，锁存器输出端 Q0-Q7 的值（无论当时是透明状态下的实时数据还是锁存状态下保持的数据）会 正常输出 到外部引脚。
   • 当 OE 为高电平 (1) 时：
     • 输出缓冲器被 禁用。
     • 此时，输出端 Q0-Q7 进入 高阻抗 (High-Z) 状态。相当于输出端与芯片内部电路“断开连接”。
     • 这是非常重要的 “三态” 功能，允许多个 74LS373（或其它三态器件）将它们的输出连接到同一组公共的数据总线（Bus）上而不会发生信号冲突。只有被使能的器件才能驱动总线，其他处于高阻态的器件不会影响总线信号。

工作原理总结：

1. LE 控制锁存时刻： LE 从高变低（下降沿）的瞬间，将当前 D0-D7 的数据锁存到内部。
2. 输出状态依赖 LE：
   • LE=1 (高)：输出 Q 跟随输入 D（透明模式）。
   • LE=0 (低)：输出 Q 保持 LE 下降沿时刻锁存的数据（锁存模式）。
3. OE 控制输出是否有效：
   • OE=0 (低)：输出有效（Q 输出为逻辑 0 或 1）。
   • OE=1 (高)：输出高阻态（相当于断开，不会干扰总线）。

典型应用：

• 微处理器系统：
  • 地址锁存： 在微处理器（如 Intel 8086/8088）的复用地址/数据总线架构中，74LS373 最经典的用途是锁存地址。处理器先将地址信息放到低字节的总线上，然后通过一个控制信号（常对应 LE）产生下降沿让 373 锁存这个地址。之后总线被释放用于数据传输，而373锁存的稳定地址则用于存储器或I/O端口的寻址。
  • 数据缓冲/隔离： 用于在总线上的不同设备之间缓冲数据。
• 通用数据锁存： 任何需要暂时保持一组数字信号的应用场景。

关键点：

• 锁存 vs 触发器： 锁存器是电平敏感的（依赖于 LE 的高/低状态），而触发器是边沿敏感的（通常由时钟上升沿或下降沿触发）。74LS373 是电平敏感的锁存器。
• 三态输出： OE 端实现的高阻态是其能用于总线连接的核心特性。

简单来说，74LS373 就像一个可以在特定时刻（LE 下降沿）锁住数据快照的8位开关，并且可以通过 OE 控制这个快照是否能够输出到外部总线。它的透明和锁存模式提供了灵活性，三态输出则支持总线共享。