×

设计数字时钟的设计报告

消耗积分:0 | 格式:rar | 大小:0.08 MB | 2020-07-23

分享资料个

　　在QuartusⅡ软件平台下，运用verilog硬件描述语言和DE2来实现数字时钟功能。数字时钟包括组合逻辑电路和时序电路，能够正确显示时、分、秒，并有校时、暂停功能，要求在数码管上正确显示。

　　在完成基本要求的基础上，可进一步增加功能、提高性能，如增加闹铃功能。

　　数字时钟是一个对标准频率（1Hz）进行计数的计数电路。数字时钟分为分频器、时计数器、分计数器、秒计数器，当秒计数器计满60后触发分计数器，分计数器计满60后触发时计数器，当计满24小时后又开始下一轮循环。通过校时电路可对分和时进行校正，通过暂停键实现暂停功能。数字时钟要完成显示需要6个数码管，数码管显示要用到7段数码显示译码器程序来正确显示时间。

下载并关注上传者 开通VIP，低至0.08元下载/次

声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉

评论(0)
发评论

下载排行榜

全部0条评论

快来发表一下你的评论吧 !