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FPGA系统时序的基础理论详细说明
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对于系统设计工程师来说，时序问题在设计中是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写窗口越来越小，要想在很短的时间限制里，让数据信号从驱动端完整地传送到接收端，就必须进行精确的时序计算和分析。同时，时序和信号完整性也是密不可分的，良好的信号质量是确保稳定的时序的关键，由于反射，串扰造成的信号质量问题都很可能带来时序的偏移和紊乱。因此，对于一个信号完整性工程师来说，如果不懂得系统时序的理论，那肯定是不称职的。本章我们就普通时序（共同时钟）和源同步系统时序等方面对系统时序的基础知识作一些简单的介绍。
一。 普通时序系统（共同时钟系统）
所谓普通时序系统就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供。下图就是一个典型的普通时钟系统的示意图，表示的是计算机系统的前端总线的时序结构，即处理器（CPU）和芯片组（Chipset）之间的连接。
在这个例子中，驱动端（处理器）向接收端（芯片组）传送数据，我们可以将整个数据传送的过程考虑为三个步骤：
1.核心处理器提供数据；
2.在第一个系统时钟的上升沿到达时，处理器将数据Dp 锁存至Qp 输出；
3.Qp 沿传输线传送到接收端触发器的Dc，并在第二个时钟上升沿到达时，将数据传送到芯片组内部。一般来说，标准普通时钟系统的时钟信号到各个模块是同步的，即图中的Tflight clka 和Tflight clkb 延时相同。通过分析不难看出，整个数据从发送到接收的过程需要经历连续的两个时钟沿，也就是说，如果要使系统能正常工作，就必须在一个时钟周期内让信号从发送端传输到接收端。如果信号的传输延迟大于一个时钟周期，那么当接收端的第二个时钟沿触发时，就会造成数据的错误读取，因为正确的数据还在传输的过程中，这就是建立时间不足带来的时序问题。目前普通时序系统的频率无法得到进一步提升的原因就在于此，频率越高，时钟周期越短，允许在传输线上的延时也就越小，200-300MHz 已经几乎成为普通时序系统的频率极限。那么，是不是传输延时保持越小就越好呢？当然也不是的，因为它还必须要满足一定的保持时间。在接下来几节里，我们就建立和保持时间来分析一下时序设计需要考虑的一些问题以及正确的系统时序所必须满足的条件。
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