×

Verilog-AMS实值建模指南

消耗积分:0 | 格式:rar | 大小:1.02 MB | 2021-03-28

姚小熊27

分享资料个

　　实值建模（RVM）是一种方法，你可以通过它来执行模拟或验证采用离散模拟实值的混合信号设计。这只允许使用模拟该数字解算器，避免了较慢的模拟仿真，实现了密集的验证短时间内混合信号设计。在这种情况下，您需要考虑权衡在仿真性能和精度之间。RVM还提供了链接的可能性与其他先进的验证技术，如基于断言的验证，没有与模拟引擎接口或定义新的语义来处理模拟值。

下载并关注上传者 开通VIP，低至0.08元下载/次

声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉

评论(0)
发评论

下载排行榜

全部0条评论

快来发表一下你的评论吧 !