Versal自适应SoC让Combo PON方案高性能、易于使用
Vitis™统一软件平台2022.2最新更新
Versal ACAP,APU - 跟踪系统中发生 ATB 停滞可能引发处理器死锁
Versal ACAP、APU - DSB 指令后可能会发生推测性 TLB 填充
Versal ACAP,APU - 由于旧负载检测到异步外部异常中止,导致新负载误报同步外部异常中止
Versal ACAP PS GEM - GEM 控制器可能在大型发送卸载配置中触发错误的 Amba_Error
Versal ACAP, RPU - 为调试寄存器 DBGDSAR 设置的值错误
Versal ACAP、APU - ELR 错误报告序列中加密指令之间的中断
Versal ACAP,APU - 当有逐出传输事务处于暂挂状态时,外部数据嗅探可能导致数据损坏
Versal ACAP的高层次综述
在Versal里实现cache一致性传输
适用于存储器接口的PCB准则
赛灵思Versal自适应计算加速平台助于高效实现设计目标
如何将两个PSI2C控制器通过EMIO接口互连起来?
Xilinx宣布7nm Versal AI Core和Versal Prime系列器件全面量产出货
Versal系列芯片三个产品的基础知识
赛灵思Versal ACAP如何为算力“跨界赋能”?
赛灵思首款Versal AI Core系列评估套件上市
Xilinx Vitis能创建的模板软件工程
为什么我要升级到Versal ACAP?