3DIC的运用于与对于半导体的影响

对于我国的半导体行业来说，碳纳米管+RRAM+ILV 3DIC是一个值得关注的领域。目前碳纳米管+RRAM+ILV 3DIC是否能真正成为下一代标准半导体工艺还存在很大的不确定因素，因此在适当关注的同时鼓励高校和公司做一些常识性的探索也有利于降低我国半导体行业的风险，避免该技术一旦成为主流我国的技术被拉开距离。

日前，麻省理工学院助理教授Max Shulaker在DARPA电子复兴倡议（ERI）峰会上展示了一块碳纳米管+RRAM通过ILV技术堆叠的3DIC晶圆。这块晶圆的特殊意义在于，它是碳纳米管+RRAM+ILV 3DIC技术第一次正式经由第三方foundry（SkyWater Technology Foundry）加工而成，代表着碳纳米管+RRAM+ILV 3DIC正式走出学校实验室走向商业化和大规模应用。

碳纳米管+RRAM+ILV 3DIC缘起

我们先从3DIC谈起。随着摩尔定律逐渐接近瓶颈，之前靠半导体工艺制程缩小来实现芯片性能提升的做法已经越来越困难。为了解决这一问题，半导体行业提出了使用高级封装配合异构计算的方法来继续提升芯片系统性能。传统的通用型芯片试图使用一块通用处理器去解决所有应用问题，因此在摩尔定律接近失效处理器性能增长变慢的今天难以满足应用的需求；而在高级封装配合异构计算的范式下，多块芯片紧密集成在一个封装内，每块芯片都针对专门应用量身定制，因此能高效且有针对性地处理应用，从而满足应用场景的需求。

3DIC就是这种高级封装技术的一种，使用3DIC可以将多块芯片堆叠在一起，并且使用TSV技术来实现芯片间高速高效数据通信。当使用3DIC的时候，芯片间的距离较近，互联线密度较大且可以实现高速信号传输，因此通过把处理器芯片和内存芯片封装在一起可以实现处理器-内存的高速互联，从而解决内存存取瓶颈（内存墙）问题，大大提升芯片系统的整体性能。

通过上述分析，我们可以看到3DIC的关键在于如何实现高密度芯片间互联，而这也是本文的主角——碳纳米管+RRAM+ILV 3DIC的主要突破。传统的TSV 3DIC中，不同芯片堆叠在一起并使用TSV来实现互联，而TSV互联线的间距在10微米左右。与TSV 3DIC相对，碳纳米管+RRAM+ILV 3DIC并没有制造多块芯片并且用封装堆叠，而是在一块晶圆上直接实现多块芯片（单片3DIC）。

这是如何实现的呢？我们知道，传统的芯片的制造过程是首先制造出有源区，然后在有源区的上方再做多层金属互联，每次完成一层金属互联后会在其上方沉积一层绝缘的层间介电层(inter-layer dielectric,ILD)，然后在ILD层之上再次生长金属互联层，以此类推直到完成十数层金属互联为止。同时，在不同的金属层之间可以通过金属层间通孔(inter-layer via,ILV)来实现层间互联。

而碳纳米管+RRAM+ILV 3DIC的实现方法有点类似传统芯片上金属互联的制造方法：在底层标准CMOS有源区制造完成后，在其上面不仅仅是制造金属互联，还制造碳纳米管和RRAM，例如Max Shulaker在2017年的Nature论文中就实现了NMOS有源区->ILD+ILV->碳纳米管层->ILD+ILV->RRAM->ILD+ILV->碳纳米管层。

这样一来就可以在一块晶圆上实现多层晶体管堆叠3DIC，而无须借助封装技术。更重要的是，使用ILV技术来实现3DIC的互联密度极大，可以轻松达到几十纳米，从而大大提高整体芯片系统的性能。

为什么使用碳纳米管和RRAM？其中的原因除了碳纳米管和RRAM能实现超越传统CMOS晶体管／Flash内存的性能和能效比之外，更重要的原因是ILV工艺的温度必须控制在400度以内，否则会损害其他层的逻辑。而碳纳米管和RRAM可以兼容低温工艺，因此能和ILV实现完美结合；相反传统硅CMOS工艺需要的温度高达1000度，因此只能作为3DIC中的最底层。

DARPA ERI峰会上的最新发布

本周麻省理工学院助理教授Max Shulaker在DARPA ERI峰会上展示碳纳米管+RRAM+ILV 3DIC晶圆时，收获了观众热烈的掌声。如前所述，Shulaker在2017年已经在实验室的foundry中完成了碳纳米管+RRAM+ILV 3DIC的原型制备并发表了Nature论文，而这次展示的晶圆则是在碳纳米管+RRAM+ILV 3DIC第一次在第三方Foundry（SkyWater Technology）制备成功。

Shulaker教授周二在底特律告诉数百名工程师：“这个晶圆是在上周五制造的，它是Foundry厂生产出来的第一个单片3DIC”。这块在第三方Foundry制备的碳纳米管+RRAM+ILV 3DIC得到了DARPA的3DSoC项目支持，该项目意在使得3DIC技术获得进一步突破，最终目标是让使用90nm半导体特征尺寸的3DIC系统与现在使用最先进7纳米工艺的芯片相比，具有50倍的性能优势。

该项目只有一年左右的历史，但在其3到5年的运行结束时，DARPA想要做到的是，制造5000万个逻辑门的芯片，4千兆字节的非易失性存储器，逻辑层之间互联密度达到每平方毫米900万个互连，总互联数据率达到50Tb/s，而互联的能效比达到2pJ/bit。

Shulaker教授周二所展示的3DIC系统尚不能做到这一切，但这是一个重要里程碑。他说:"我们与Skywater Technology Foundry和其他合作伙伴一道，彻底改变了我们制造这一技术的方式，将这一技术从仅在我们的学术实验室工作的技术转变为能够而且目前已经在美国Foundry厂的商业制造设施中工作的技术。"

目前SkyWater Technology用来生产碳纳米管+RRAM+ILV 3DIC的工艺是90纳米工艺，未来可望能实现更小的特征尺寸，从而实现更高的性能。此外，在工艺良率达到量产标准后，SkyWater将会提供PDK。在此基础上，Skywater将能够围绕碳纳米管+RRAM+ILV 3DIC的流程建立业务，并将该技术授权给其他代工厂。

碳纳米管+RRAM+ILV 3DIC是否会改变半导体行业？

碳纳米管+RRAM+ILV单片3DIC能提供远高于TSV的互联密度，从而为3DIC带来进一步的性能突破。然而，碳纳米管+RRAM+ILV 3DIC想要进入主流应用，还需要跨越工程上的几道坎。

首先是碳纳米管的集成规模。目前，我们看到斯坦福大学完成了200万碳纳米管晶体管的芯片，但是这样的规模相对于目前的SoC来说还是太小。如果碳纳米管想要走入主流，至少还需要把集成规模提升100-1000倍，其中也包括了大规模集成时良率的提升。

其次是设计方法和生态的问题。碳纳米管需要专门设计的标准单元库，此外在EDA工具和流程上也会需要相应的设计（例如DRC等）。

至少在目前看来，碳纳米管+RRAM+ILV 3DIC还只是一个学术项目，但这也是DARPA力推该项目的原因，因为一旦解决了上述的工程问题，并且能把生态搭建起来，碳纳米管+RRAM+ILV 3DIC将有可能成为下一代半导体技术的关键。同时，由于美国在半导体工艺领域正在渐渐失去领先的地位，因此DARPA也希望借碳纳米管+RRAM+ILV 3DIC技术来复兴美国在半导体工艺领域的竞争力。

对于我国的半导体行业来说，碳纳米管+RRAM+ILV 3DIC是一个值得关注的领域。目前碳纳米管+RRAM+ILV 3DIC是否能真正成为下一代标准半导体工艺还存在很大的不确定因素，因此在适当关注的同时鼓励高校和公司做一些常识性的探索也有利于降低我国半导体行业的风险，避免该技术一旦成为主流我国的技术被拉开距离。事实上，我国的高校对于碳纳米管的研究已经有不少成果，只是能做到Shulaker一样真正把关键技术整合成完整系统并且向商业化推进的还没有。这也正是需要我们半导体人齐心协力，在脚踏实地填补国内半导体过去的空缺的同时不忘仰望星空研究前沿性技术。