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RS232串口通信接收接口的设计论文免费下载
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1.课程设计的目的：
（1）学习RS-232串口通信数据结构，并编程完成串行数据的接收和显示。
（2）掌握RS-232的工作机制与原理。
（3）熟练掌握Quartus2软件的使用。
（4）了解CPLD/FPGA实验箱。
2.课程设计题目描述和要求：
（1）课程设计题目：基于FPGA的串口通信程序设计。
（2）课程设计要求：
下述设计内容需由学生个人独立完成：
1．理解电路原理图与工作过程；
2．掌握RS-232电气特性；
3．掌握RS-232通信原理及串口通信数据格式，并编程完成串行数据的接收和显示；
4．能正确处理编程与调试过程中所遇到的问题;
5. 在FPGA中构造一个异步串行通信控制模块，完成PC机发送的接收，并设计显示模块，完成接收数据的显示
（3）要求的设计成果：
掌握RS232串口的协议，运用DE2的串口进行接收PC的数据。波特率为9600，8位数据位，无奇偶校验，一个停止位。
硬件验证要求：在PC机通过“串行通信调试助手”软件发送数据，DE2通过串口接收数据，完成接收数据后在数码管上面进行显示。
Verilog是一种流行的硬件描述语言，他是由工业界开发的，1984年，Verilog作为一种私用的硬件描述语言，由Gateway Design Automation公司给出，1988年，Synopsis公司为Verilog开发了综合工具。1995年，Verilog成为IEEE的一个标准。Verilog 适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。
Verilog的语法是基于C语言的。由于是基于C语言，所以它更容易掌握。本设计中采用Verilog语言进行设计。
2、设计工具简介
本次设计是基于Altera公司的QuartusII软件。
Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模块库，使用它，可以简化设计的复杂性，加快设计速度。QuartusII平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。此外，QuartusII通过和DSP Builder工具与Matlab/SIMULINK相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统开发，集系统级设计、嵌入式软件设计、可编程逻辑设计于一体，是一种综性的开发平台。
3、设计方案：
利用实验箱上的MAX232芯片控制通过适当分频（分频的目的是为了达到要求的波特率，控制数据传输速率）的串行输入信号，并将其转换为并行信号并通过实验箱上的数码管的后两位显示从计算机中传输出来的16进制数。例如在计算机端输入（FF）则会在试验箱上看到（000000FF）的显示图示。
4、基本原理：
RS-323C标准是美国EIA（电子工业联合会）与BELL等公司一起开发的1969年公布的通信协议。它适合于数据传输速率在0～20000b/s范围内的通信。这个标准对串行通信接口的有关问题，如信号线功能、电器特性都作了明确规定。
EIA-RS-232C中+3V~+15V之间的电平为‘0’，-3V~-15V的电平为‘1’；与TTL以高低电平表示逻辑状态的规定不同。因此，为了能够同计算机接口或终端的TTL器件连接，必须在EIA-RS-232C与TTL电路之间进行电平和逻辑关系的变换。实现这种变换的方法可用分立元件，也可用集成电路芯片。目前较为广泛地使用集成电路转换器件，如MC1488、SN75150芯片可完成TTL电平到EIA电平的转换，而MC1489、SN75154可实现EIA电平到TTL电平的转换。MAX232芯片可完成TTL←→EIA双向电平转换。
串行通信中，线路空闲时，线路的TTL电平总是高，经反串行通信中，线路空闲时，线路的TTL电平总是高，经反向RS232的电平总是低。一个数据的开始RS232线路为高电平，结束时RS232为低电平。数据总是从低位向高位一位一位的传输。示波器读数时，左边是数据的低位。例如，对于16进制数据55H和aaH，当采用8位数据位、1位停位传输时位停止位传输时：55H=01010101B，高低位倒序后为10101010B，加入一个起始位0一个停止位155H的数据格式为0101010101个起始位0，个停止位1，55H的数据格式为：0101010101aaH=10101010B，高低位倒序后为01010101B，加入一个起始位0，一个停止位1，aaH的数据格式为：0010101011
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