如何利用verilog实现4线SPI配置时序

第二篇以德州仪器(TI)的高速ADC芯片——ads52j90为例，介绍完了4线SPI配置时序。本篇将以该芯片SPI结构为例，具体介绍如何利用verilog 实现4线SPI配置时序。

无论实现读还是写功能，都先要提供SCLK。假如FPGA系统工作时钟40MHz，我们可以利用计数器产生一个n分频的时钟作为SCLK，本例中n取8，SCLK频率5MHz。SCLK产生的代码如下：

SCLK时钟有了，接下来我们建立一个状态机实现读和写功能：

初始化状态的下一个状态就是写寄存器操作了，每次SCLK的上升沿写入数据：

写完一个寄存器参数，CSB先拉高。接下来在进入下一个状态，本篇例子下一个状态的操作是读取对应寄存器地址的数据。我们首先需在SCLK的上升沿写入8bit的寄存器地址，接下来在SCLK的下降沿读取16bit的数据。

到此，读写操作都完成了。代码上的注释可以便于大家理解，大家还可以仿真看一下波形加深理解。